JPH0265237A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0265237A JPH0265237A JP21752288A JP21752288A JPH0265237A JP H0265237 A JPH0265237 A JP H0265237A JP 21752288 A JP21752288 A JP 21752288A JP 21752288 A JP21752288 A JP 21752288A JP H0265237 A JPH0265237 A JP H0265237A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- semiconductor integrated
- noise
- present
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアナログ・デジタル混在型半導体集積装置のレ
イアウト方法に関する。
イアウト方法に関する。
［従来の技術］
従来、ノイズに敏感なアナログ回路が半導体集積回路上
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざけて配置するという手法がとら
れていた。
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざけて配置するという手法がとら
れていた。
しかし年々回路の集積度が上るにつれ１つの機能を持っ
た回路ブロックはまとめて配置する方が面積効率が良く
なり、特にアナログ回路の信号を不用に長くすることは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。
た回路ブロックはまとめて配置する方が面積効率が良く
なり、特にアナログ回路の信号を不用に長くすることは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。
そこで本発明は、高速デジタル信号のスイッチングノイ
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。
［課題を解決するための手段］
上記問題点を解決する為、本発明は第１図の様に、同一
配線層においである信号配線とその反転信号配線を同じ
配線中で隣接して平行に配置したことを特徴とする。
配線層においである信号配線とその反転信号配線を同じ
配線中で隣接して平行に配置したことを特徴とする。
［実 施 例］
以下に本発明の実施例を図面に基づいて説明する。
第１図においてデジタル信号ｌとその反転信号２を並べ
て配置しである為、スイッチングノイズが互いにキャン
セルされ、周辺信号４へのノイズを軽減することができ
る。第１図ては信号４を信号１．２と同一配線層に描い
であるが、他の配線層であっても同じ効果が得られる。
て配置しである為、スイッチングノイズが互いにキャン
セルされ、周辺信号４へのノイズを軽減することができ
る。第１図ては信号４を信号１．２と同一配線層に描い
であるが、他の配線層であっても同じ効果が得られる。
さらに信号１．２の真上又は真下に配置された信号線・
抵抗素子・容量素子・トランジスタ等に対しても、ノイ
ズをキャンセルという原理から同様の効果がある。
抵抗素子・容量素子・トランジスタ等に対しても、ノイ
ズをキャンセルという原理から同様の効果がある。
第２図はＤ／Ａ変換回路、Ａ／Ｄ変換回路等のアナログ
回路では良（使用されるサンプルホールド回路である。
回路では良（使用されるサンプルホールド回路である。
回路動作を以下に説明する。２１は入力電圧■１Ｎでサ
ンプリングパルス２３が来る度にトランスミッションゲ
ート２２を通過し、コンデンサ２４とオペアンプ２６に
より信号２５へ入力電圧２１が貯えられる。この信号２
５はオペアンプ２６のボルテージフォロワ入力となり出
力電圧２７へ出力され、次のサンプリングパルス２３が
来るまで出力電圧２７はホールドされる。
ンプリングパルス２３が来る度にトランスミッションゲ
ート２２を通過し、コンデンサ２４とオペアンプ２６に
より信号２５へ入力電圧２１が貯えられる。この信号２
５はオペアンプ２６のボルテージフォロワ入力となり出
力電圧２７へ出力され、次のサンプリングパルス２３が
来るまで出力電圧２７はホールドされる。
このサンプルホールド回路のすぐそばに高速なデシクル
信号２９が配置されると、正確な入力電圧がホールドさ
れなくなるおそれがある。
信号２９が配置されると、正確な入力電圧がホールドさ
れなくなるおそれがある。
第３図はデシクル信号２９を単純に配置した時のサンプ
ルホールド回路のタイミング図である。
ルホールド回路のタイミング図である。
サンプリングパルス２３と異なるタイミングでデジタル
信号２９が動作する場合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短かい
時間で消えるが、信号２５のホールド電圧はたまたま正
しいホールド電圧からずれた値をホールドしてしまう可
能性がある。すると出力電圧２７の値も正しい値からず
れてしまう。
信号２９が動作する場合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短かい
時間で消えるが、信号２５のホールド電圧はたまたま正
しいホールド電圧からずれた値をホールドしてしまう可
能性がある。すると出力電圧２７の値も正しい値からず
れてしまう。
そこで本発明の様にデジタル信号２９とその反転信号を
平行して配置する。この２本の信号はできるだけ近づけ
た方が互いにスイッチングノイズをキャンセルしやすく
なる為、デザインルール上最小間隔て隣接して配置する
。
平行して配置する。この２本の信号はできるだけ近づけ
た方が互いにスイッチングノイズをキャンセルしやすく
なる為、デザインルール上最小間隔て隣接して配置する
。
さらにデジタル信号２９とその反転信号の配線巾を等し
くすることにより発生されるスイッチングノイズ量が反
対向きに同じ量になりキャンセルの効果が上がる。
くすることにより発生されるスイッチングノイズ量が反
対向きに同じ量になりキャンセルの効果が上がる。
第４図は本発明による上記構成にした場合のサンプルホ
ールド回路のタイミング図である。デジタル信号２９の
スイッチングの際、信号２５はスイッチングノイズの影
響を受けにくくなっている。よって正しい値が出力電圧
２７へ出て来る。
ールド回路のタイミング図である。デジタル信号２９の
スイッチングの際、信号２５はスイッチングノイズの影
響を受けにくくなっている。よって正しい値が出力電圧
２７へ出て来る。
本実施例ではデジタル系からアナログ系への影響を少な
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。
又低電圧系と高電圧系の信号が混在する多電源回路の場
合にも有効である。
合にも有効である。
又本構成は３層以上の配線技術にも容易に適用できる。
本発明の実施例をもう１つあげる。
第５図は半導体集積装置（チップ）のレイアウト図テア
７、、ｌ。３１．３２は電源ＶＤＤ、ＶＳＳ”Ｃ’チッ
プの周辺を囲む様に配置される。３３は入出力回路で入
出力端子３４と内部回路３０を中継する機能を有する回
路で、この入出力回路３３がチップの周辺に多数並べら
れる。近年、配置、配線技術の自動化が進み、この様な
レイアウトを有する半導体集積装置が増えている。
７、、ｌ。３１．３２は電源ＶＤＤ、ＶＳＳ”Ｃ’チッ
プの周辺を囲む様に配置される。３３は入出力回路で入
出力端子３４と内部回路３０を中継する機能を有する回
路で、この入出力回路３３がチップの周辺に多数並べら
れる。近年、配置、配線技術の自動化が進み、この様な
レイアウトを有する半導体集積装置が増えている。
今端子３４に外部より高速なりロック信号が入力され、
信号３９を介して内部回路３０へ伝わる。この時信号３
９は、ＶＳＳ３１、及びＶＤＤ３２を横切らなくてはな
らないので、信号３９のクロック周波数成分を持つクロ
ックノイズが電源ラインに入ってしまい、誤動作の原因
となり得る。
信号３９を介して内部回路３０へ伝わる。この時信号３
９は、ＶＳＳ３１、及びＶＤＤ３２を横切らなくてはな
らないので、信号３９のクロック周波数成分を持つクロ
ックノイズが電源ラインに入ってしまい、誤動作の原因
となり得る。
そこで本発明の構成を信号３９に対して適用すれば、Ｖ
ＤＤ３２、ＶＳＳ３１に及ぼすクロックノイズを軽減す
ることができる。
ＤＤ３２、ＶＳＳ３１に及ぼすクロックノイズを軽減す
ることができる。
［発明の効果１
本発明によれば同じ半導体集積回路中から発生するデジ
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な付加パターンにより
抑えることができる。
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な付加パターンにより
抑えることができる。
よって本発明は、チップ面積を増大させることなく精度
の高いアナログデジタル混在型半導体集積装層を実現す
る一手段となる。
の高いアナログデジタル混在型半導体集積装層を実現す
る一手段となる。
第１図は本発明による信号配置図、第２図はサンプルホ
ールド回路図、第３図は従来技術によるサンプルホール
ドタイミング図、第４図は本発明の構成によるサンプル
ホールドタイミング図、第５図はチップのレイアウト図
である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第
ールド回路図、第３図は従来技術によるサンプルホール
ドタイミング図、第４図は本発明の構成によるサンプル
ホールドタイミング図、第５図はチップのレイアウト図
である。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第
Claims (1)
- 同一配線層において、ある信号配線と同じ配線巾のその
反転信号配線を隣接して平行に配置したことを特徴とす
る半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21752288A JPH0265237A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21752288A JPH0265237A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265237A true JPH0265237A (ja) | 1990-03-05 |
Family
ID=16705563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21752288A Pending JPH0265237A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519632A (en) * | 1993-04-05 | 1996-05-21 | International Business Machines Corporation | Automatic DCS routing for multilayer packages to minimize coupled noise |
-
1988
- 1988-08-31 JP JP21752288A patent/JPH0265237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519632A (en) * | 1993-04-05 | 1996-05-21 | International Business Machines Corporation | Automatic DCS routing for multilayer packages to minimize coupled noise |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5309015A (en) | Clock wiring and semiconductor integrated circuit device having the same | |
| JPH0572744B2 (ja) | ||
| JPH0265237A (ja) | 半導体集積装置 | |
| JPH0265240A (ja) | 半導体集積装置 | |
| JPH0265241A (ja) | 半導体集積装置 | |
| GB9224770D0 (en) | Noise suppression in memory device | |
| JPS6014460A (ja) | 半導体集積回路 | |
| JPH0265239A (ja) | 半導体集積装置 | |
| JPH0265238A (ja) | 半導体集積装置 | |
| KR19990057223A (ko) | 입력 버퍼들을 구비한 반도체 장치 | |
| US6310796B1 (en) | Dynamic random access memory device and μBGA package using multiple reference voltage pads | |
| JPH04247651A (ja) | 半導体集積回路装置 | |
| JPH01248641A (ja) | ゲートアレイ型半導体集積回路装置 | |
| JPH03203363A (ja) | 半導体装置 | |
| JPH022122A (ja) | 半導体集積回路装置 | |
| JPH0451714A (ja) | 半導体装置 | |
| JPH0219002A (ja) | マイクロ波増幅回路 | |
| KR100263155B1 (ko) | 디지털ic인터페이스장치 | |
| JPS6390842A (ja) | 半導体集積回路 | |
| JPH04343433A (ja) | 半導体集積回路 | |
| JPH0574939A (ja) | 半導体集積回路 | |
| JPH0548011A (ja) | 集積回路チツプ | |
| JPH04127462A (ja) | 半導体集積回路 | |
| JPH0630379B2 (ja) | マスタスライス式半導体装置 | |
| JPS62145741A (ja) | Ｃｍｏｓゲ−トアレイ |