JPH088558B2 - タイミング再生回路 - Google Patents
タイミング再生回路Info
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- JPH088558B2 JPH088558B2 JP63217421A JP21742188A JPH088558B2 JP H088558 B2 JPH088558 B2 JP H088558B2 JP 63217421 A JP63217421 A JP 63217421A JP 21742188 A JP21742188 A JP 21742188A JP H088558 B2 JPH088558 B2 JP H088558B2
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- Japan
- Prior art keywords
- timing
- signal
- circuit
- edge
- storage
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、ディジタル通信等で用いられるNRZ信号
のタイミングクロックを再生するタイミング再生回路に
関する。
のタイミングクロックを再生するタイミング再生回路に
関する。
〈従来の技術〉 従来、この種のタイミング再生回路としては第３図に
示すようなものがある。このタイミング再生回路は、エ
ッジ検出回路71とタイミングタンク72とリミタ73とフェ
ーズロックドループ（PLL）74から構成されている。
示すようなものがある。このタイミング再生回路は、エ
ッジ検出回路71とタイミングタンク72とリミタ73とフェ
ーズロックドループ（PLL）74から構成されている。
上記エッジ検出回路71は第４図（ａ）に示すNRZ信号S
1が入力されると、このNRZ信号S1の符号変化点を検出
し、第４図（ｂ）に示すような上記符号変化点に応答し
た信号S2をタイミングタンク72に入力する。タイミング
タンク72は中心周波数が上記NRZ信号S1のビット速度に
等しい共振回路であって、上記信号S2に応答する一方、
減衰振動し、第４図（ｃ）に示すような信号S8をリミタ
73に出力する。この減衰振動により上記NRZ信号S1中で
符号変化点のない部分のクロックを補うことができる。
上記リミタ73は上記信号S8を波形整形して第４図（ｄ）
に示す信号S9をPLL74に出力する。PLL74はこの信号S9を
ジッター抑圧し、第４図（ｅ）に示すタイミングクロッ
クS4を出力する。このようにしてNRZ信号S1のタイミン
グクロックS4を再生することができる。
1が入力されると、このNRZ信号S1の符号変化点を検出
し、第４図（ｂ）に示すような上記符号変化点に応答し
た信号S2をタイミングタンク72に入力する。タイミング
タンク72は中心周波数が上記NRZ信号S1のビット速度に
等しい共振回路であって、上記信号S2に応答する一方、
減衰振動し、第４図（ｃ）に示すような信号S8をリミタ
73に出力する。この減衰振動により上記NRZ信号S1中で
符号変化点のない部分のクロックを補うことができる。
上記リミタ73は上記信号S8を波形整形して第４図（ｄ）
に示す信号S9をPLL74に出力する。PLL74はこの信号S9を
ジッター抑圧し、第４図（ｅ）に示すタイミングクロッ
クS4を出力する。このようにしてNRZ信号S1のタイミン
グクロックS4を再生することができる。
〈発明が解決しようとする課題〉 ところで、無線によるデータ通信で民間に開放されて
いる周波数帯においては、電波有効利用の観点から送信
スペクトル幅の狭帯域化が進んでおり、１秒間に数百ビ
ットから数十キロビットの速度でディジタルデータ通信
が行われている。このように、低速のビット速度になる
と、Ｑの高いタイミングタンクを得ることが難しい。そ
の理由としては、次の２点が挙げられる。
いる周波数帯においては、電波有効利用の観点から送信
スペクトル幅の狭帯域化が進んでおり、１秒間に数百ビ
ットから数十キロビットの速度でディジタルデータ通信
が行われている。このように、低速のビット速度になる
と、Ｑの高いタイミングタンクを得ることが難しい。そ
の理由としては、次の２点が挙げられる。
受動素子で構成する場合、インダクタンス、キャ
パシタンス共に大きな値となり、受動素子の形状が大き
くなる。また、受動素子のＱが高くとれない。
パシタンス共に大きな値となり、受動素子の形状が大き
くなる。また、受動素子のＱが高くとれない。
能動素子で構成する場合、タイミングタンクはバ
ンドパスフィルタ（BPF）と等価であり、アクティブBPF
は高いＱを得ようとすると発振し易い。
ンドパスフィルタ（BPF）と等価であり、アクティブBPF
は高いＱを得ようとすると発振し易い。
したがって、タイミングタンクを用いた上記従来のタ
イミング再生回路は、低速のデータ伝送に使用された場
合に高いＱが得られないという問題がある。
イミング再生回路は、低速のデータ伝送に使用された場
合に高いＱが得られないという問題がある。
そこで、この発明の目的は、タイミングタンクを用い
ることなくNRZ信号のタイミングクロックを再生でき、
低速のデータ伝送に用いることができるタイミング再生
回路を提供することにある。
ることなくNRZ信号のタイミングクロックを再生でき、
低速のデータ伝送に用いることができるタイミング再生
回路を提供することにある。
〈課題を解決するための手段〉 上記目的を達成するため、この発明のタイミング再生
回路は、発振周波数がNRZ信号のビット速度のＮ倍に等
しく、あるいは略等しく設定された発振回路と、上記NR
Z信号の符号変化点を検出し、上記符号変化点に応答し
た信号を出力するエッジ検出回路と、上記発振回路の出
力信号が入力され、上記発振回路の発振周期のＮ倍の周
期を持ち、その発振周期に等しい位相差を持つＮ個の異
なるタイミング信号を発生するタイミング発生回路と、
上記Ｎ個のタイミング信号とエッジ検出回路からのエッ
ジ信号とが入力され、上記Ｎ個のタイミング信号に１対
１に対応したＮ個の独立した記憶手段で構成され、上記
エッジ信号が変化したときに、Ｎ個のタイミングの中で
変化のあったタイミング信号に対応した記憶手段の蓄積
値を１つ増加させ、他のＮ−１個の記憶手段については
蓄積値を１つ減じ、上記Ｎ個の記憶手段の蓄積値情報を
出力するエッジ記憶蓄積回路と、上記エッジ記憶蓄積回
路の出力信号に基づいて、上記タイミング信号の中から
エッジ発生頻度の高いタイミングを持つタイミング信号
を判定するエッジ発生頻度判定回路と、上記エッジ発生
頻度判定回路の出力信号に基づき、Ｎ個のタイミング信
号の中から識別に適した位相を持つタイミング信号を選
択してタイミングクロックとして出力するタイミング選
択回路とを備えたことを特徴としている。
回路は、発振周波数がNRZ信号のビット速度のＮ倍に等
しく、あるいは略等しく設定された発振回路と、上記NR
Z信号の符号変化点を検出し、上記符号変化点に応答し
た信号を出力するエッジ検出回路と、上記発振回路の出
力信号が入力され、上記発振回路の発振周期のＮ倍の周
期を持ち、その発振周期に等しい位相差を持つＮ個の異
なるタイミング信号を発生するタイミング発生回路と、
上記Ｎ個のタイミング信号とエッジ検出回路からのエッ
ジ信号とが入力され、上記Ｎ個のタイミング信号に１対
１に対応したＮ個の独立した記憶手段で構成され、上記
エッジ信号が変化したときに、Ｎ個のタイミングの中で
変化のあったタイミング信号に対応した記憶手段の蓄積
値を１つ増加させ、他のＮ−１個の記憶手段については
蓄積値を１つ減じ、上記Ｎ個の記憶手段の蓄積値情報を
出力するエッジ記憶蓄積回路と、上記エッジ記憶蓄積回
路の出力信号に基づいて、上記タイミング信号の中から
エッジ発生頻度の高いタイミングを持つタイミング信号
を判定するエッジ発生頻度判定回路と、上記エッジ発生
頻度判定回路の出力信号に基づき、Ｎ個のタイミング信
号の中から識別に適した位相を持つタイミング信号を選
択してタイミングクロックとして出力するタイミング選
択回路とを備えたことを特徴としている。
〈作用〉 発振回路はNRZ信号のビット速度のＮ倍に等しいか略
等しい発振周波数の信号を出力する。エッジ検出回路は
NRZ信号の符号変化点を検出してエッジ信号を出力す
る。タイミング発生回路は、発振回路の出力を受けて、
その発振周期のＮ倍の周期を持ち、その発振周期に等し
い位相差を持つＮ個の異なるタイミング信号を発生す
る。エッジ記憶蓄積回路は、上記Ｎ個のタイミング信号
とエッジ検出回路からのエッジ信号とを受けて、エッジ
信号が変化したときに、Ｎ個のタイミング信号に１対１
に対応したＮ個の独立した記憶手段のうちタイミング信
号に変化のあった記憶手段の蓄積値を１増加させ、他の
Ｎ−１個の記憶手段の蓄積値を１つ減じて、Ｎ個の記憶
手段の蓄積値情報を表わす信号をエッジ発生頻度判定回
路に出力し、エッジ発生頻度判定回路はその蓄積値情報
を表わす信号に基づいて、エッジ発生頻度の高いタイミ
ングを持つタイミング信号を判定する。タイミング選択
回路は、エッジ発生頻度判定回路の出力を受けて、Ｎ個
のタイミング信号の中から識別に適した位相を持つタイ
ミング信号、すなわち、エッジ信号と同期する頻度の高
いタイミング信号を選択して、タイミングクロックとし
て出力する。
等しい発振周波数の信号を出力する。エッジ検出回路は
NRZ信号の符号変化点を検出してエッジ信号を出力す
る。タイミング発生回路は、発振回路の出力を受けて、
その発振周期のＮ倍の周期を持ち、その発振周期に等し
い位相差を持つＮ個の異なるタイミング信号を発生す
る。エッジ記憶蓄積回路は、上記Ｎ個のタイミング信号
とエッジ検出回路からのエッジ信号とを受けて、エッジ
信号が変化したときに、Ｎ個のタイミング信号に１対１
に対応したＮ個の独立した記憶手段のうちタイミング信
号に変化のあった記憶手段の蓄積値を１増加させ、他の
Ｎ−１個の記憶手段の蓄積値を１つ減じて、Ｎ個の記憶
手段の蓄積値情報を表わす信号をエッジ発生頻度判定回
路に出力し、エッジ発生頻度判定回路はその蓄積値情報
を表わす信号に基づいて、エッジ発生頻度の高いタイミ
ングを持つタイミング信号を判定する。タイミング選択
回路は、エッジ発生頻度判定回路の出力を受けて、Ｎ個
のタイミング信号の中から識別に適した位相を持つタイ
ミング信号、すなわち、エッジ信号と同期する頻度の高
いタイミング信号を選択して、タイミングクロックとし
て出力する。
〈実施例〉 以下、本発明の実施例を、第１図の回路構成図および
第２図のタイミングチャートを参照しながら説明する。
第２図のタイミングチャートを参照しながら説明する。
エッジ検出回路１は、２つのＤフリップフロップ１−
1,1−２および排他的論理和回路１−３から成り、NRZ信
号S1が入力されると、このNRZ信号S1の符号変化点を検
出し、その符号変化点に応答したエッジ信号S5を発振回
路２の出力S2に同期して出力する。
1,1−２および排他的論理和回路１−３から成り、NRZ信
号S1が入力されると、このNRZ信号S1の符号変化点を検
出し、その符号変化点に応答したエッジ信号S5を発振回
路２の出力S2に同期して出力する。
上記発振回路２の発振周期は上記NRZ信号S1のビット
間隔の1/8に等しいか、あるいは略等しくなっていて、
タイミング発生回路３では、この出力S2をカウンタ３−
１でカウントし、さらにこのカウント結果をデコーダ３
−２でデコードすることにより、第２図に示すように、
ビット間隔の1/8だけ位相のずれたタイミング信号S6〜S
13を出力する。
間隔の1/8に等しいか、あるいは略等しくなっていて、
タイミング発生回路３では、この出力S2をカウンタ３−
１でカウントし、さらにこのカウント結果をデコーダ３
−２でデコードすることにより、第２図に示すように、
ビット間隔の1/8だけ位相のずれたタイミング信号S6〜S
13を出力する。
エッジ記憶蓄積回路４はインバータ４−１とアンドゲ
ート４−２と８つの記憶手段としてのシフトレジスタ４
−３〜４−10から成る。上記シフトレジスタ４−３〜４
−10はシリアルイン、パラレルアウトの双方向シフトレ
ジスタで、それぞれ８段の構成になっている。上記各シ
フトレジスタ４−３〜４−10の右シフト入力は“H"で、
左シフト入力は“L"になっている。そして、各シフトレ
ジスタ４−３〜４−10の左シフトあるいは右シフトの動
作は、それぞれ各タイミング信号S6〜S13で制御し、タ
イミング信号S6〜S13が“H"のときは右シフト、“L"の
ときは左シフトするようになっている。各シフトレジス
タ４−３〜４−10は、それぞれ右から５段目の出力を信
号S22,S21,〜S15として出力する。シフトレジスタ４−
３〜４−10のシフトタイミングを表わすクロックS14
は、発振回路２の出力信号S2をインバータ４−１で反転
し、それとエッジ検出回路１からのエッジ信号S5との論
理積をアンドゲート４−２によりとることで得られ、NR
Z信号S1のエッジが検出されたときだけ、信号S2の立ち
下がりに同期してシフト動作が行なわれる。第２図に示
すように、NRZ信号S1の符号変化点に対応するエッジ信
号S5は、タイミング信号S6〜S13のどれかとタイミング
が必ず一致するため、これに対応するシフトレジスタだ
けが左シフト（SL）し、他のシフトレジスタは右シフト
（SR）する。
ート４−２と８つの記憶手段としてのシフトレジスタ４
−３〜４−10から成る。上記シフトレジスタ４−３〜４
−10はシリアルイン、パラレルアウトの双方向シフトレ
ジスタで、それぞれ８段の構成になっている。上記各シ
フトレジスタ４−３〜４−10の右シフト入力は“H"で、
左シフト入力は“L"になっている。そして、各シフトレ
ジスタ４−３〜４−10の左シフトあるいは右シフトの動
作は、それぞれ各タイミング信号S6〜S13で制御し、タ
イミング信号S6〜S13が“H"のときは右シフト、“L"の
ときは左シフトするようになっている。各シフトレジス
タ４−３〜４−10は、それぞれ右から５段目の出力を信
号S22,S21,〜S15として出力する。シフトレジスタ４−
３〜４−10のシフトタイミングを表わすクロックS14
は、発振回路２の出力信号S2をインバータ４−１で反転
し、それとエッジ検出回路１からのエッジ信号S5との論
理積をアンドゲート４−２によりとることで得られ、NR
Z信号S1のエッジが検出されたときだけ、信号S2の立ち
下がりに同期してシフト動作が行なわれる。第２図に示
すように、NRZ信号S1の符号変化点に対応するエッジ信
号S5は、タイミング信号S6〜S13のどれかとタイミング
が必ず一致するため、これに対応するシフトレジスタだ
けが左シフト（SL）し、他のシフトレジスタは右シフト
（SR）する。
すなわち、第２図に示すクロックS14−１が出力され
る直前の時点で、シフトレジスタ４−６は右から４段目
までの出力は“L"で、右から５段目から８段目までの出
力が“H"で、外部に出力される右から５段目の出力信号
S19は“H"であり、シフトレジスタ４−７も右から４段
目までの出力は“L"、右から５段目から８段目までの出
力が“H"で、外部に出力される右から５段目の出力信号
“H"だとする。クロックS14−１の立ち上がりの時点で
タイミング信号S10のみが“L"であるから、それを受け
るシフトレジスタ４−６のみが左シフトし、他のシフト
レジスタ４−3,4−4,4−5,4−7,4−8,4−9,4−10は右シ
フトをする。したがって、シフトレジスタ４−６は右か
ら５段目までの出力が“L"となって、５段目の出力すな
わち出力信号S19が“L"となり、一方、シフトレジスタ
４−７は右シフトして、右から３段目までは“L"とな
り、５段目の出力である出力信号S18は“H"のままであ
る。次に、クロックS14−２の立ち上がり時点で、タイ
ミング信号S9のみが“L"であるから、それを受けるシフ
トレジスタ４−７のみが左シフトを行ない、他は右シフ
トを行なう。したがって、シフトレジスタ４−６の右か
ら４段目までが“L"となり、５段目の出力である出力信
号S19は“H"となり、シフトレジスタ４−７は右から４
段目までが“L"となり、右から５段目の出力である出力
信号S18は“H"のままである。次に、クロックS14−３の
立ち上がり時点で、タイミング信号S9が“L"となるか
ら、それを受けるシフトレジスタ４−７が左シフトし、
右から５段目まで“L"となり、出力信号S18は“L"とな
り、一方、シフトレジスタ４−６は右シフトするから、
右から３段目までが“L"となって、その出力信号S19は
“H"のままである。このように、クロックS14の立ち上
がり時に、すなわちエッジ信号S5の出力時に、どのタイ
ミング信号S6〜S13が“L"になるかが各シフトレジスタ
４−３〜４−10に記憶蓄積され、エッジ信号S5に同期し
て“L"のタイミング信号S6〜S13を受ける頻度の高いシ
フトレジスタ４−３〜４−10から“L"の信号が出力され
ることになる。エッジ信号S5があるタイミング信号に同
期して規則的にかつ５回以上連続して検出される場合
は、発振回路２の発振周期がNRZ信号S1のビット間隔の1
/8に等しいか、あるいは略等しくなっているから、シフ
トレジスタ４−３〜４−10の出力S15〜S22は、どれか１
つが“L"で、他は総て“H"になっている。しかし、発振
回路２の発振周期がNRZ信号S1のビット間隔の1/8に等し
くない場合や、NRZ信号S1が過大なジッターを持ってエ
ッジ信号がある程度規則的に検出されない場合は、S15
〜S22のすべてが“H"になったり、複数の“L"を生じた
りする。
る直前の時点で、シフトレジスタ４−６は右から４段目
までの出力は“L"で、右から５段目から８段目までの出
力が“H"で、外部に出力される右から５段目の出力信号
S19は“H"であり、シフトレジスタ４−７も右から４段
目までの出力は“L"、右から５段目から８段目までの出
力が“H"で、外部に出力される右から５段目の出力信号
“H"だとする。クロックS14−１の立ち上がりの時点で
タイミング信号S10のみが“L"であるから、それを受け
るシフトレジスタ４−６のみが左シフトし、他のシフト
レジスタ４−3,4−4,4−5,4−7,4−8,4−9,4−10は右シ
フトをする。したがって、シフトレジスタ４−６は右か
ら５段目までの出力が“L"となって、５段目の出力すな
わち出力信号S19が“L"となり、一方、シフトレジスタ
４−７は右シフトして、右から３段目までは“L"とな
り、５段目の出力である出力信号S18は“H"のままであ
る。次に、クロックS14−２の立ち上がり時点で、タイ
ミング信号S9のみが“L"であるから、それを受けるシフ
トレジスタ４−７のみが左シフトを行ない、他は右シフ
トを行なう。したがって、シフトレジスタ４−６の右か
ら４段目までが“L"となり、５段目の出力である出力信
号S19は“H"となり、シフトレジスタ４−７は右から４
段目までが“L"となり、右から５段目の出力である出力
信号S18は“H"のままである。次に、クロックS14−３の
立ち上がり時点で、タイミング信号S9が“L"となるか
ら、それを受けるシフトレジスタ４−７が左シフトし、
右から５段目まで“L"となり、出力信号S18は“L"とな
り、一方、シフトレジスタ４−６は右シフトするから、
右から３段目までが“L"となって、その出力信号S19は
“H"のままである。このように、クロックS14の立ち上
がり時に、すなわちエッジ信号S5の出力時に、どのタイ
ミング信号S6〜S13が“L"になるかが各シフトレジスタ
４−３〜４−10に記憶蓄積され、エッジ信号S5に同期し
て“L"のタイミング信号S6〜S13を受ける頻度の高いシ
フトレジスタ４−３〜４−10から“L"の信号が出力され
ることになる。エッジ信号S5があるタイミング信号に同
期して規則的にかつ５回以上連続して検出される場合
は、発振回路２の発振周期がNRZ信号S1のビット間隔の1
/8に等しいか、あるいは略等しくなっているから、シフ
トレジスタ４−３〜４−10の出力S15〜S22は、どれか１
つが“L"で、他は総て“H"になっている。しかし、発振
回路２の発振周期がNRZ信号S1のビット間隔の1/8に等し
くない場合や、NRZ信号S1が過大なジッターを持ってエ
ッジ信号がある程度規則的に検出されない場合は、S15
〜S22のすべてが“H"になったり、複数の“L"を生じた
りする。
一方、エッジ発生頻度判定回路５はエンコーダ５−１
で構成され、入力信号S15〜S22に対して“L"の位置をバ
イナリーコードに変換して信号S23〜S25として出力す
る。このエンコーダ５−１は、信号S15〜S22の内、どれ
か１つが“L"のときだけS23〜S25の値を信号S2に同期し
て更新し、他の場合は前の状態を保持するようになって
いる。この構成により、エッジの集中しているタイミン
グが、タイミング信号S6〜S13のどれに対応しているか
が判定できる。
で構成され、入力信号S15〜S22に対して“L"の位置をバ
イナリーコードに変換して信号S23〜S25として出力す
る。このエンコーダ５−１は、信号S15〜S22の内、どれ
か１つが“L"のときだけS23〜S25の値を信号S2に同期し
て更新し、他の場合は前の状態を保持するようになって
いる。この構成により、エッジの集中しているタイミン
グが、タイミング信号S6〜S13のどれに対応しているか
が判定できる。
タイミング選択回路６は８チャンネルマルチプレクサ
６−１で構成され、タイミング信号S6〜S13の内、エン
コーダ５−１からの信号S23〜S25によって選択された信
号を反転して、信号S26として出力する。この際、エッ
ジ検出タイミングに対して、ビット間隔の1/2だけ位相
のずれたタイミングを選択すると識別のときに便利であ
る。
６−１で構成され、タイミング信号S6〜S13の内、エン
コーダ５−１からの信号S23〜S25によって選択された信
号を反転して、信号S26として出力する。この際、エッ
ジ検出タイミングに対して、ビット間隔の1/2だけ位相
のずれたタイミングを選択すると識別のときに便利であ
る。
このように、このタイミング再生回路は、NRZ信号S1
の符号変化点が、タイミング発生回路３の出力S6〜S13
のどれに対応するかを判定し、識別に適したタイミング
パルスS26を出力する機能を持つ。内部タイミングS6〜S
13とNRZ信号S1の符号変化点との比較は符号変化点を検
出するたびに行ない、タイミング信号S6〜S13からNRZ信
号S1の識別に適したタイミング信号を速やかに選択する
一方、符号変化点のないときは、それまでの状態を維持
するため、タイミングタンクを用いることなくNRZ信号
のタイミングクロックを再生でき、低速のデータ伝送に
使用することができると共に、論理素子で構成できるた
め、小形、安価にすることができる。
の符号変化点が、タイミング発生回路３の出力S6〜S13
のどれに対応するかを判定し、識別に適したタイミング
パルスS26を出力する機能を持つ。内部タイミングS6〜S
13とNRZ信号S1の符号変化点との比較は符号変化点を検
出するたびに行ない、タイミング信号S6〜S13からNRZ信
号S1の識別に適したタイミング信号を速やかに選択する
一方、符号変化点のないときは、それまでの状態を維持
するため、タイミングタンクを用いることなくNRZ信号
のタイミングクロックを再生でき、低速のデータ伝送に
使用することができると共に、論理素子で構成できるた
め、小形、安価にすることができる。
なお、本発明は上記実施例にのみ限定されるものでは
なく、請求の範囲を逸脱しない限り種々の実施例態様が
考えられるのは勿論である。例えば、上記実施例ではエ
ッジ記憶蓄積回路４をシフトレジスタ４−３〜４−10で
構成したが、代わりにアップダウンカウンタを用いてシ
フトレジスタの右シフト、左シフトをカウンタのアップ
カウント、ダウンカウントに対応させてもよい。また、
エッジ発生頻度判定回路５をCPU、メモリ等で構成し、
タイミング信号S6〜S13で表わされるタイミングの中
に、エッジがどのように分布しているかをプログラムに
よって統計的に処理し、それを表わす信号をマルチプレ
クサ６−１に出力させてもよい。この場合、分布の平均
で上記信号が決定できることに加え、分布の分散からNR
Z信号S1のジッターの大きさが判るため回線の優劣も判
定できる。さらに、本実施例では１ビットの周期の1/8
をタイミングの基本単位としているが、1/8ではなく、
他の整数分の一に設定しても構わない。
なく、請求の範囲を逸脱しない限り種々の実施例態様が
考えられるのは勿論である。例えば、上記実施例ではエ
ッジ記憶蓄積回路４をシフトレジスタ４−３〜４−10で
構成したが、代わりにアップダウンカウンタを用いてシ
フトレジスタの右シフト、左シフトをカウンタのアップ
カウント、ダウンカウントに対応させてもよい。また、
エッジ発生頻度判定回路５をCPU、メモリ等で構成し、
タイミング信号S6〜S13で表わされるタイミングの中
に、エッジがどのように分布しているかをプログラムに
よって統計的に処理し、それを表わす信号をマルチプレ
クサ６−１に出力させてもよい。この場合、分布の平均
で上記信号が決定できることに加え、分布の分散からNR
Z信号S1のジッターの大きさが判るため回線の優劣も判
定できる。さらに、本実施例では１ビットの周期の1/8
をタイミングの基本単位としているが、1/8ではなく、
他の整数分の一に設定しても構わない。
〈発明の効果〉 以上より明らかなように、本発明のタイミング再生回
路は、発振周波数がNRZ信号のビット速度のＮ倍に等し
く、あるいは略等しく設定された発振回路と、上記NRZ
信号の符号変化点を検出するエッジ検出回路と、上記発
振回路の発振周期のＮ倍の周期を持ち、その発振周期に
等しい位相差を持つＮ個の異なるタイミング信号を発生
するタイミング発生回路と、上記Ｎ個のタイミング信号
とエッジ検出回路からのエッジ信号とが入力され、上記
Ｎ個のタイミング信号に１対１に対応したＮ個の独立し
た記憶手段で構成され、上記エッジ信号が変化したとき
に、Ｎ個のタイミングの中で変化のあったタイミング信
号に対応した記憶手段の蓄積値を１つ増加させ、他のＮ
−１個の記憶手段については蓄積値を１つ減じ、上記Ｎ
個の記憶手段の蓄積値情報を出力するエッジ記憶蓄積回
路と、上記エッジ記憶蓄積回路の出力信号に基づいて、
上記タイミング信号の中からエッジ発生頻度の高いタイ
ミングを持つタイミング信号を判定するエッジ発生頻度
判定回路と、上記エッジ発生頻度判定回路の出力信号に
基づき、Ｎ個のタイミング信号の中から識別に適した位
相を持つタイミング信号を選択してタイミングクロック
として出力するタイミング選択回路とを備えたものであ
る。
路は、発振周波数がNRZ信号のビット速度のＮ倍に等し
く、あるいは略等しく設定された発振回路と、上記NRZ
信号の符号変化点を検出するエッジ検出回路と、上記発
振回路の発振周期のＮ倍の周期を持ち、その発振周期に
等しい位相差を持つＮ個の異なるタイミング信号を発生
するタイミング発生回路と、上記Ｎ個のタイミング信号
とエッジ検出回路からのエッジ信号とが入力され、上記
Ｎ個のタイミング信号に１対１に対応したＮ個の独立し
た記憶手段で構成され、上記エッジ信号が変化したとき
に、Ｎ個のタイミングの中で変化のあったタイミング信
号に対応した記憶手段の蓄積値を１つ増加させ、他のＮ
−１個の記憶手段については蓄積値を１つ減じ、上記Ｎ
個の記憶手段の蓄積値情報を出力するエッジ記憶蓄積回
路と、上記エッジ記憶蓄積回路の出力信号に基づいて、
上記タイミング信号の中からエッジ発生頻度の高いタイ
ミングを持つタイミング信号を判定するエッジ発生頻度
判定回路と、上記エッジ発生頻度判定回路の出力信号に
基づき、Ｎ個のタイミング信号の中から識別に適した位
相を持つタイミング信号を選択してタイミングクロック
として出力するタイミング選択回路とを備えたものであ
る。
したがって、この発明のタイミング再生回路は、タイ
ミングタンクを用いることなく、Ｎ個のタイミング信号
からNRZ信号の識別に適したタイミング信号を速やかに
選択して、誤りのない識別を可能とするタイミングクロ
ックを再生でき、低速のデータ伝送に使用することがで
き、さらに論理素子で構成できるため、小形、安価にす
ることができる。
ミングタンクを用いることなく、Ｎ個のタイミング信号
からNRZ信号の識別に適したタイミング信号を速やかに
選択して、誤りのない識別を可能とするタイミングクロ
ックを再生でき、低速のデータ伝送に使用することがで
き、さらに論理素子で構成できるため、小形、安価にす
ることができる。
第１図は本発明の実施例の回路構成を示すブロック図、
第２図は本発明の実施例の動作を示すタイミングチャー
ト、第３図は従来例の回路構成を示すブロック図、第４
図は従来例の動作を示すタイミングチャートである。 １……エッジ検出回路、１−1,1−２……Ｄフリップフ
ロップ、１−３……排他的論理和回路、２……発振回
路、３……タイミング発生回路、３−１……カウンタ、
３−２……デコーダ、４……エッジ記憶蓄積回路、４−
１……インバータ、４−２……アンドゲート、４−３〜
４−10……シフトレジスタ、５……エッジ発生頻度判定
回路、５−１……エンコーダ、６……タイミング選択回
路、６−１……８チャンネルマルチプレクサ。
第２図は本発明の実施例の動作を示すタイミングチャー
ト、第３図は従来例の回路構成を示すブロック図、第４
図は従来例の動作を示すタイミングチャートである。 １……エッジ検出回路、１−1,1−２……Ｄフリップフ
ロップ、１−３……排他的論理和回路、２……発振回
路、３……タイミング発生回路、３−１……カウンタ、
３−２……デコーダ、４……エッジ記憶蓄積回路、４−
１……インバータ、４−２……アンドゲート、４−３〜
４−10……シフトレジスタ、５……エッジ発生頻度判定
回路、５−１……エンコーダ、６……タイミング選択回
路、６−１……８チャンネルマルチプレクサ。
Claims (1)
- 【請求項１】発振周波数がNRZ信号のビット速度のＮ倍
に等しく、あるいは略等しく設定された発振回路と、 上記NRZ信号の符号変化点を検出し、上記符号変化点に
応答したエッジ信号を出力するエッジ検出回路と、 上記発振回路の出力信号が入力され、上記発振回路の発
振周期のＮ倍の周期を持ち、その発振周期に等しい位相
差を持つＮ個の異なるタイミング信号を発生するタイミ
ング発生回路と、 上記Ｎ個のタイミング信号とエッジ検出回路からのエッ
ジ信号とが入力され、上記Ｎ個のタイミング信号に１対
１に対応したＮ個の独立した記憶手段で構成され、上記
エッジ信号が変化したときに、Ｎ個のタイミングの中で
変化のあったタイミング信号に対応した記憶手段の蓄積
値を１つ増加させ、他のＮ−１個の記憶手段については
蓄積値を１つ減じ、上記Ｎ個の記憶手段の蓄積値情報を
出力するエッジ記憶蓄積回路と、 上記エッジ記憶蓄積回路の出力信号に基づいて、上記タ
イミング信号の中からエッジ発生頻度の高いタイミング
を持つタイミング信号を判定するエッジ発生頻度判定回
路と、 上記エッジ発生頻度判定回路の出力信号に基づき、Ｎ個
のタイミング信号の中から識別に適した位相を持つタイ
ミング信号を選択してタイミングクロックとして出力す
るタイミング選択回路とを備えたことを特徴とするタイ
ミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217421A JPH088558B2 (ja) | 1988-08-31 | 1988-08-31 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217421A JPH088558B2 (ja) | 1988-08-31 | 1988-08-31 | タイミング再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265541A JPH0265541A (ja) | 1990-03-06 |
| JPH088558B2 true JPH088558B2 (ja) | 1996-01-29 |
Family
ID=16703948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217421A Expired - Lifetime JPH088558B2 (ja) | 1988-08-31 | 1988-08-31 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088558B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227325A (en) * | 1992-04-02 | 1993-07-13 | Micron Technology, Incl | Method of forming a capacitor |
| JP3490078B2 (ja) | 2002-05-10 | 2004-01-26 | 沖電気工業株式会社 | ベースバンド信号受信回路及びワード検出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139082A (ja) * | 1983-12-27 | 1985-07-23 | Nippon Tv Housoumou Kk | サンプリングクロツク再生回路 |
| JPS61127243A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | ビツト位相同期回路 |
-
1988
- 1988-08-31 JP JP63217421A patent/JPH088558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0265541A (ja) | 1990-03-06 |
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