JPH0266629A - データ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパイプライン制御によりデータを処理するデ
ータ処理装置におけるデータ処理方式に関し、特にスト
ア命令処理に関するものである。

〔従来の技術〕

第４図は従来のデータ処理方式においてマシン命令処理
を実行するためのデータ処理装置の要部構成を示すブロ
ック図である。図において、１１はプログラムなどが記
憶される主記憶装置、１２は主記憶装置１１から命令を
読み出す命令読み出し処理部、１３はその読み出した命
令を解読する命令デコード処理部、１４はその解読した
命令からオペランド・アドレスを計算するメモリ・オペ
ランド・アドレス計算処理部、１５はそのオペランド・
アドレスをメモリ・アドレスに変換するメモリ・アドレ
ス変換処理部、１６はそのメモリ・アドレスに基づいて
主記憶装置１１をアクセスして主記憶装置１１からデー
タを読み出すメモリ・オペランド・アクセス処理部、１
７はその読み出したデータにより演算を実行する演算実
行処理部である。

第５図は上記マシン命令処理を説明するためのタイミン
グチャートである。図において、１は主記憶装置１１か
らオペランド・データを読み出して図示しない基本処理
装置内のレジスタにセットするロード命令（以下り命令
と称す）、２は主記憶装置１１から読み出したデータと
基本処理装置内のレジスタの内容とを加算し、その結果
を基本処理装置内のレジスタにセットする加算命令（以
下Ａ命令と称す）、３は基本処理装置内のレジスタの内
容を主記憶装置１１へ書き込むストア命令（以下ＳＴ命
令と称す）を示す。

次に動作について説明する。命令読み出し処理部１２で
ＭＭＵ　（主記憶装置）１１から読み出されたし命令１
は、命令デコード処理部１３、メモリ・オペランド・ア
ドレス計算処理部１４、メモリ・アドレス変換処理部１
５と順に与えられ、各処理部で前述したような処理が施
され、メモリ・オペランド・アクセス処理部１６でＭＭ
ＵＩＩがらデータを読み出し、演算実行処理部１７でＭ
ＭＵＩＩから読み出したデータをＢＰＵ　（基本処理装
置）内のレジスタにセットする。Ｌ命令１に続くＡ命令
２は、Ｌ命令ｌから１タイミング遅れてメモリ・オペラ
ンド・アクじス肚＃処理部１６までＬ命令１と同様の処
理を行い、演算実行処理部１７でＭＭＵＩＩから読み出
したデータとＢＰＵ内のレジスタの内容とを加算して、
ＢＰＵ内のレジスタにセットする。Ａ命令２に続＜ＳＴ
命令３は、Ａ命令２から１タイミング遅れてメモリ・ア
ドレス変換処理部１５までＡ命令２と同様の処理を行い
、演算実行処理部１７によりＢＰＵ内のレジスタの内容
を読み出し、メモリ・オペランド・アクセス処理部１６
において演算実行処理部１７で読み出したレジスタの内
容をＭＭＵＩＩへ書き込む処理を行なおうとするが、こ
の時、演算実行処理部１７はＡ命令２の処理中であり、
したがってこの処理が終るまでＳＴ命令３の演算実行処
理以降の処理は待たされてから処理される。

このとき、ＳＴ命令２によるメモリ・オペランド・アク
セス処理部１６の処理が開始出来るまで、メモリ・アド
レス変換処理部１５は次の処理を受は付けない様に制御
される。ｓＴ命令３に続くＬ命令１°はＳＴ命令３から
１タイミング遅れてメモリ・オペランド・アドレス計算
処理を行なうが、先のＳＴ命令３によりメモリ・アドレ
ス変換処理部１５が次の処理を受は付けない様に制御さ
れているので、メモリ・アドレス変換処理が１タイミン
グ待たされ、メモリ・アドレス変換処理以降の処理もｌ
タイミング遅れて処理される。

〔発明が解決しようとする課題〕

従来のデータ処理方式では例えばストア命令処理で主記
憶装置へ書き込むデータを演算実行処理部から得ている
ので、ストア命令の直前のマシン命令が演算処理される
までストア命令処理が待たされ、また、ストア命令の直
後のマシン命令も遅れて実行され、したがってマシン命
令全体の実行性能が低下するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ストア命令の直前にあるマシン命令の演算実
行処理の完了を待つことなく、主記憶装置へデータを書
き込むと共にストア命令の直後のマシン命令に対して処
理待ちをなくし、これによりマシン命令全体の実行性能
の向上を図れるデータ処理方式を提供することを目的と
する。

〔課題を解決するための手段〕

この発明に係るデータ処理方式は、メモリ・オペランド
・アドレス計算処理部１４に設けられたマシン命令の実
行中にオペランド・アドレスを変更するためのインデッ
クス・レジスタ１６の内容がメモリ・オペランド・アド
レス計算処理で必要が無いと判定された場合、そのイン
デックス・レジスタ６の内容をメモリ・オペランド・ア
クセス処理部１６へ供給し、ストア命令に対するメモリ
・オペランド・アクセス処理を開始することを特徴とす
るものである。

〔作用〕

このデータ処理方式において、メモリ・オペランド・ア
ドレス計算処理でインデックス・レジスタ１６の内容が
必要でない場合、その内容はメモリ・オペランド・アク
セス処理部１６へ供給され、これによりストア命令に対
するメモリ・オペランド・アクセス処理が開始する。

〔発明の実施例〕

第１図はこの発明の一実施例に係るデータ処理方式にお
いてマシン命令処理を実行するためのデータ処理装置の
要部構成を示すブロック図である。

第１図において、第４図に示す構成要素に対応するもの
には同一の符号を付し、その説明を省略する。第２図は
上記マシン命令処理を説明するためのタイミングチャー
トであり、第５図に示す構成要素に対応するものには同
一の符号を付す。

第３図はこの実施例におけるメモリ・オペランド・アド
レス計算処理部のハードウェア構成を説明するためのブ
ロック図である。第３図において、４はマシン命令語の
一部として指定される相対メモリ・アドレス、５はマシ
ン命令語の一部でベース・アドレスを指定するためのベ
ース・レジスタ群、６はマシン命令語の一部でオペラン
ド・アドレスを変更するためのアドレスを指定するため
のインデックス・レジスタ群、７は前記相対アドレス４
とベース・レジスタ群５からマシン命令語で指定され読
み出されたベース・レジスタの内容とインデックス・レ
ジスタ群６からマシン命令語指定され読み出されたイン
デックス・レジスタの内容とを加算する加算器、８は前
記加算器７の出力をセットするメモリ・アドレス・レジ
スタ、９は前記インデックス・レジスタ群６から読み出
した内容をオペランド・アクセス処理部１６へ供給する
為のストア・データ線である。

次に動作について説明する。

ベース・レジスタ群５のレジスタの内容と、インデック
ス・レジスタ群６のレジスタの内容と、演算実行処理部
１７内に有る演算レジスタ群の内容とは常に等しくなる
様に制御されている事を前提にしている。Ｌ命令１．Ａ
命令２の命令読み出し処理から演算実行処理までは従来
のものと同じ処理が行なわれる。また、Ａ命令２に続＜
ＳＴ命令３の命令読み出しからメモリ・オペランド・ア
ドレス計算処理までは従来のものと同じ処理を行う。メ
モリ・オペランド・アドレス計算処理に続くメモリ・ア
ドレス変換処理タイミングでは、ＳＴ命令３に続くマシ
ン命令であるし命令１′のメモリ・オペランド・アドレ
ス計算処理が同時に行なわれている。このメモリ・オペ
ランド・アドレス計算処理は、マシン命令語の指定によ
り、ベース・レジスタ群５の内容の要否およびインデッ
クス・レジスタ群６の内容の要否が指定される。

Ｌ命令１”のメモリ・オペランド・アドレス計算処理で
インデックス・レジスタ群６の内容が必要であるか否か
を判定し、必要が無いと判定された場合、メモリ・アド
レス変換処理中のＳＴ命令３でＭＭＵ　（主記憶装置）
１１へ書き込む演算レジスタの内容を演算実行処理部１
７内に有る演算レジスタ群から読み出すのではなく、前
記インデックス・レジスタ群６から読み出し、その内容
をストア・データ線９を介してメモリ・オペランド・ア
クセス処理部１６へ供給する様にし、ＳＴ命令３の直前
のＡ命令２に対する演算実行処理の完了を待つことなく
、ＳＴ命令３に対するメモリ・オペランド・アクセス処
理を開始できる。

なお、上記実施例ではＳＴ命令３に続くＬ命令１°のメ
モリ・オペランド・アドレス計算処理でインデックス・
レジスタ群６を使用しない場合について説明したが、Ｓ
Ｔ命令３に続く命令がＬ命令に限らずインデックス・レ
ジスタ群を使用しない命令であれば上記実施例と同様の
効果を奏する。

また、上記実施例ではＳＴ命令３について説明したが、
主記憶装置に基本処理装置内の演算レジスタの内容を単
に書き込むマシン命令であれば上記実施例と同様の効果
を奏する。

上記実施例によれば、基本処理装置内の演算レジスタの
内容を主記憶装置へ書き込むマシン命令の実行において
、その演算レジスタの内容をメモリ・オペランド・アド
レス計算処理部内のインデックス・レジスタ群から取り
出すようにしたので、ストア命令の直前にあるマシン命
令の演算実行処理の完了を待つことなく、主記憶装置に
書き込むための演算レジスタの内容を取り出すことがで
き、マシン命令の実行を高速に処理できる。

〔発明の効果〕

以上のように本発明によれば、メモリ・オペランド・ア
ドレス計算部のインデックス・レジスタ内容がメモリ・
オペランド・アドレス計算処理で必要が無いと判定され
た場合、そのインデックス・レジスタの内容をメモリ・
オペランド・アクセス処理部へ供給し、ストア命令に対
するメモリ・オペランド・アクセス処理を開始するよう
にしたので、ストア命令処理で主記憶装置へ書き込むデ
ータは演算実行処理部から得られるのではなく、メモリ
・オペランド・アドレス計算処理部から得られ、これに
よりストア命令の直前にあるマシン命令の演算実行処理
の完了を待つことなく、主記憶装置へデータを書き込め
ると共にストア命令の直後のマシン命令に対して処理待
ちがなくなり、したがってマシン命令全体の実行性能が
向上するという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るデータ処理方式にお
いてマシン命令処理を実行するためのデータ処理装置の
要部構成を示すブロック図、第２図はこの実施例におけ
るマシン命令処理を説明するためのタイミングチャート
、第３図はこの実施例におけるメモリ・オペランド・ア
ドレス計算処理部のハードウェア構成を説明するための
ブロック図、第４図は従来のデータ処理方式においてマ
シン命令処理を実行するためのデータ処理装置の要部構
成を示すブロック図、第５図はこの従来例におけるマシ
ン命令処理を説明するためのタイミングチャートである
。 ６・・・・・・インデックス・レジスタ群、１１・・・
・・・主記憶装置、１２・・・・・・命令読み出し処理
部、１３・・・・・・命令デコード処理部、１４・・・
・・・メモリ・オペランド・アドレス計算処理部、１５
・・・・・・メモリ・アドレス変換処理部、１６・・・
・・・メモリ・オペランド・アクセス処理部、１７・・
・・・・演算実行処理部。 代理人　　大君　増雄（ばか２名） 遁］兄 第３図 消４ス

Claims (1)

【特許請求の範囲】
1. 主記憶装置のプログラム・メモリ領域から逐次マシン命
   令語を読み出して、この読み出した命令語に基づく命令
   を逐次実行するために、主記憶装置から命令を読み出す
   命令読み出し処理部と、その読み出した命令を解読する
   命令デコード処理部と、その解読した命令からオペラン
   ド・アドレスを計算するメモリ・オペランド・アドレス
   計算処理部と、そのオペランド・アドレスをメモリ・ア
   ドレスに変換するメモリ・アドレス変換処理部と、その
   メモリ・アドレスに基づいて主記憶装置をアクセスして
   主記憶装置からデータを読み出すメモリ・オペランド・
   アクセス処理部と、その読み出したデータにより演算を
   実行する演算実行処理部とを備えたデータ処理装置にお
   いて、上記メモリ・オペランド・アドレス計算処理部に
   設けられマシン命令の実行中にオペランド・アドレスを
   変更するためのインデックス・レジスタの内容が、メモ
   リ・オペランド・アドレス計算処理で必要が無いと判定
   された場合、そのインデックス・レジスタの内容を上記
   メモリ・オペランド・アクセス処理部へ供給し、ストア
   命令に対するメモリ・オペランド・アクセス処理を開始
   することを特徴とするデータ処理方式。