JPH04196263A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04196263A
JPH04196263A JP2326896A JP32689690A JPH04196263A JP H04196263 A JPH04196263 A JP H04196263A JP 2326896 A JP2326896 A JP 2326896A JP 32689690 A JP32689690 A JP 32689690A JP H04196263 A JPH04196263 A JP H04196263A
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JP
Japan
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chip
memory
semiconductor integrated
integrated circuit
memory function
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Pending
Application number
JP2326896A
Other languages
English (en)
Inventor
Hiroyuki Hamano
博之 浜野
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関し、特に大規模半導体集
積回路に関するものである。
〔従来の技術〕
第２図は従来の半導体集積回路を示す平面図である。図
において、（１）はチップ、（２ａ）はメモリ部（ＲＡ
Ｍ）、（２ｂ）はメモリ部（ＲＡＭデユーダ）、（２ｃ
）はメモリ部（ＲＯＭ）、（２ｄ）はメモリ部（ＲＯＭ
デユーダ）、＋８１は周辺パッド、（７）はＣＰＵ部で
ある。
次に作用について説明する。
従来の半導体集積回路は上記のように構成され、チップ
（１）の上にメモリ部（２ａ）〜（２ａ）　、周辺バラ
Ｆ（８１，及びＣＰＵ部（８）が混在して形成されてい
る。
〔発明が解決しようとする課題〕
従来の半導体集積回路は以上のように構成されているの
で、メモリ容量が増大すると、チップサイズも大きくな
るとともに、チップサイズの制限から、メモリ容量を制
限しなければならないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、１チツプ上に構成されているメモリ回路を別
チップとして構成し、大規模牛導体集積回路を得ること
を目的とする。
〔課題を解決するための手段〕
この発明に係る半導体集積回路は親チップとメモリ機能
チップとを接続するパッドの上にオーミックコンタクト
用金属材料と金属接合材料を載せ、互いのチップを向か
い合せに、各信号あるいは電源パッドを相対させて金属
接合したものである。
〔作用〕
この発明における接合方法はチップから分離でせたメモ
リ回路及びメモリ回路用周辺回路、又はメモリ回路及び
メモリ回路用周辺回路の一部をチップ化し、親チップと
メモリ機能チップ上のパッドの上に載せた金属接合材料
により各信号あるいは電源パッドを相対させて接合する
。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路を示す図
で、第１図（ａｌＵ平面図、第１図（ｂｌは断面図であ
る。図において、（１）は半導体集積回路本体からなる
親チップ、（２）はメモリ機能チップ、（８）は親チッ
プ（１〉上に設けられた周辺パッド、（４）は親チップ
（１）、メモリ機能チップ（２）上に設けられ、互いを
接続するための接合用パッド、（５）は接合用パッド＋
４）上に積層し、接合用パッド＋４１と下記金属接合材
料（６）とのオーミックコンタクトをとり、親チップ（
１）、メモリ機能チップ（２）の面間のスペースを保ち
、接触をさけるためのオーミックコンタクト用金属材料
、（６）ｆ″ｉ親チップ（１）とメモリ機能チップ（２
）を接合するためのはんだ等の金属接合材料である。
次に動作について説明する、 上記のように構成された半導体集積回路においては、親
チップ（１）及びメモリ機能チップ（２）上に、互いの
チップを接続し、メモリ機能チップ（２）に必要な信号
あるいは電源を親チップより供給するために接合用パッ
ドＣ４）を設け、この上にオーミックコンタクト用金属
材料（５）と金属接合材料（６）を載せ、向かい合せに
、互いの各信号あるいは電源パッド相対すせて接合する
。なお、メモリ機能チップ内にはメモリに必要なデコー
ダも含まれる。
なお上記実施例ではメモリ回路を別チップ構成にするこ
とを示したが、タイマ回路等の周辺回路を別チップ構成
にしても良く、同様の効果を奏する。
し発明の効果〕 以上のように、この発明によればメモリ回路及びメモリ
回路用周辺回路、又はメモリ回路及びメモリ回路用周辺
回路の一部を別チップ構成にしたので、メモリ容量に依
存しないチップサイズが実現でき、大規模半導体集積回
路を得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体集積回路を示
す図で、第１図（ａ＋は平面図、第１図（ｂｌは断面図
、第２図は従来の半導体集積回路を示す平面図である。 図において、（１）は親チップ、（２）はメモリ機能チ
ップ、（８）は周辺パッド、Ｃ４）は接合用パッド、（
５Ｉはオーミックコンタクト用金属材料、（６）は金属
接合材料である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 　半導体集積回路本体からなる親チップ、メモリ回路お
    よびデコーダ等のメモリ周辺回路からなるメモリ機能チ
    ップ、上記親チップとメモリ機能チップとのそれぞれに
    互いを接続するに必要な信号パッドあるいは電源パッド
    を設け、上記信号パッドあるいは電源パッド上にオーミ
    ックコンタクト可能な金属材料をそれぞれ積層し、上記
    金属材料上に金属接合材料を載せて上記親チップおよび
    メモリ機能チップを向かい合わせにし、上記親チップと
    機能メモリチップの互いの各信号あるいは各電源パッド
    を相対させて金属接合したことを特徴とする半導体集積
    回路。
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