JPS63257329A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
- Publication number
- JPS63257329A JPS63257329A JP62091036A JP9103687A JPS63257329A JP S63257329 A JPS63257329 A JP S63257329A JP 62091036 A JP62091036 A JP 62091036A JP 9103687 A JP9103687 A JP 9103687A JP S63257329 A JPS63257329 A JP S63257329A
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- Japan
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- phase
- output
- rom
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイミング抽出用のディジタル位相同期回路に
係り、特に汎用性を失うことなく、集積回路化すること
のできるディジタル位相同期回路に関するものである。
係り、特に汎用性を失うことなく、集積回路化すること
のできるディジタル位相同期回路に関するものである。
従来のディジタル位相同期回路の一例を第３図に示し説
明する。
明する。
図において、ＩＮは入力信号を示し、ＯＵＴは出力信号
を示す。
を示す。
１１は入力信号ＩＮと後述するカウンタの出力の位相比
較を行う位相比較回路、１２はこの位相比較回路１１の
出力を平滑化するループフィルタ、１３はこのループフ
ィルタ１２から出力される信号に応じてパルスを付加ま
たはパルスを除去するパルス付加／除去回路、１４はこ
のパルス付加／除去回路１３の出力を入力とするカウン
タで、このカウンタ１４の出力は位相比較回路１１に供
給されると共に出力信号ＯＵＴとして送出されるように
構成されている。
較を行う位相比較回路、１２はこの位相比較回路１１の
出力を平滑化するループフィルタ、１３はこのループフ
ィルタ１２から出力される信号に応じてパルスを付加ま
たはパルスを除去するパルス付加／除去回路、１４はこ
のパルス付加／除去回路１３の出力を入力とするカウン
タで、このカウンタ１４の出力は位相比較回路１１に供
給されると共に出力信号ＯＵＴとして送出されるように
構成されている。
このように構成されたディジタル位相同期回路において
、まず、位相比較回路１１は入力信号ＩＮとカウンタ１
４の出力の位相比較を行い、カウンタ１４の出力位相が
遅れている場合には、位相遅れ信号（ＵＰ信号）を出力
し、カウンタ１４の出力位相が進んでいる場合には、位
相進み信号（ＤＯＷＮ信号）を出力する。そして、この
ＵＰ信号、ＤＯＷＮ信号は、通常、ＵＰ／ＤＯＷＮ カ
ラ７ｐからなるループフィルタ１２を通過することによ
シ、平均化され、ＣＡＲＲＹ 、 ＢＯＲＲＯＷ信号と
して出力される。
、まず、位相比較回路１１は入力信号ＩＮとカウンタ１
４の出力の位相比較を行い、カウンタ１４の出力位相が
遅れている場合には、位相遅れ信号（ＵＰ信号）を出力
し、カウンタ１４の出力位相が進んでいる場合には、位
相進み信号（ＤＯＷＮ信号）を出力する。そして、この
ＵＰ信号、ＤＯＷＮ信号は、通常、ＵＰ／ＤＯＷＮ カ
ラ７ｐからなるループフィルタ１２を通過することによ
シ、平均化され、ＣＡＲＲＹ 、 ＢＯＲＲＯＷ信号と
して出力される。
つぎに、パルス付加／除去回路１３はＣＡＲＲＹ信号を
受けとるとパルスを付加し、ＢＯＲＲＯＷ信号を入力す
るとパルスを除去する一種のカウンタであシ、さらに、
その出力がカウンタ１４に供給されている。したがって
、入力信号ＩＮに対しカウンタ１４の出力位相が遅れて
いる場合には、位相比較回路１１の出力にはＵＰ信号が
発生し、このＵＰ信号が所定の回数発生するとループフ
ィルタ１２の出力にはＣＡＲＲＹ信号が発生し、パルス
付加が行なわれてカウンタ１４の出力は位相が進む。ま
た、入力信号ＩＮに対しカラ／り１４の出力位相が進ん
でいる場合には、位相比較回路１１の出力にはＤＯＷＮ
信号が発生し、このＤＯＷＮ信号が所定の回数発生する
とループフィルタ１２の出力にはＢＯＲＲＯＷ信号が発
生し、パルス除去が行なわれてカウンタ１４の出力は位
相が遅れる。
受けとるとパルスを付加し、ＢＯＲＲＯＷ信号を入力す
るとパルスを除去する一種のカウンタであシ、さらに、
その出力がカウンタ１４に供給されている。したがって
、入力信号ＩＮに対しカウンタ１４の出力位相が遅れて
いる場合には、位相比較回路１１の出力にはＵＰ信号が
発生し、このＵＰ信号が所定の回数発生するとループフ
ィルタ１２の出力にはＣＡＲＲＹ信号が発生し、パルス
付加が行なわれてカウンタ１４の出力は位相が進む。ま
た、入力信号ＩＮに対しカラ／り１４の出力位相が進ん
でいる場合には、位相比較回路１１の出力にはＤＯＷＮ
信号が発生し、このＤＯＷＮ信号が所定の回数発生する
とループフィルタ１２の出力にはＢＯＲＲＯＷ信号が発
生し、パルス除去が行なわれてカウンタ１４の出力は位
相が遅れる。
このようにして、位相比較回路１１とループフィルタ１
２およびパルス付加／除去回路１３ならびにカウンタ１
４よシなる帰還ループの作用によシ、カウンタ１４の出
力の位相はパルス付加／除去回路１３の１パルス分の誤
差範囲で入力信号ＩＮの位相に追従する。
２およびパルス付加／除去回路１３ならびにカウンタ１
４よシなる帰還ループの作用によシ、カウンタ１４の出
力の位相はパルス付加／除去回路１３の１パルス分の誤
差範囲で入力信号ＩＮの位相に追従する。
上述した従来のディジタル位相同期回路では、入力信号
の周波数ｆＩＮとパルス付加／除去回路１３を動かすク
ロックの周波数ｔｃＬＫの間に下式の関係がなシ立つこ
とが引き込みの条件となる。
の周波数ｆＩＮとパルス付加／除去回路１３を動かすク
ロックの周波数ｔｃＬＫの間に下式の関係がなシ立つこ
とが引き込みの条件となる。
ｆｃＬＫ ＝ ＮＩ ＸＮ２ Ｘ ｆ Ｂただし、Ｎ、
はパルス付加／除去回路１３における分周比、Ｎ２はカ
ウンタ１４の分周比である。
はパルス付加／除去回路１３における分周比、Ｎ２はカ
ウンタ１４の分周比である。
このようなディジタル位相同期回路は、集積回路化した
場合、カウンタ１４の分周比などが固定されるため、入
力信号周波数とクロック周波数の組合せに制約を負うこ
ととなり、汎用性を失なうという問題点があった。
場合、カウンタ１４の分周比などが固定されるため、入
力信号周波数とクロック周波数の組合せに制約を負うこ
ととなり、汎用性を失なうという問題点があった。
本発明のディジタル位相同期回路は、リード・オンリ・
メモリ（以下、ＲＯＭと呼称する）と、このＲＯＭの出
力と入力信号との位相差を検出する位相比較回路と、こ
の位相比較回路の出力を平滑化するループフィルタと、
このループフィルタの出力を上記ＲＯＭのアドレスデー
タに変換するデコーダとからなり、このデコーダの出力
を上記ＲＯＭのアドレス入力に帰還させるようにしたも
のである。
メモリ（以下、ＲＯＭと呼称する）と、このＲＯＭの出
力と入力信号との位相差を検出する位相比較回路と、こ
の位相比較回路の出力を平滑化するループフィルタと、
このループフィルタの出力を上記ＲＯＭのアドレスデー
タに変換するデコーダとからなり、このデコーダの出力
を上記ＲＯＭのアドレス入力に帰還させるようにしたも
のである。
本発明においては、入力信号に対しＲＯＭの出力位相が
遅れている場合には位相比較回路からＵＰ信号が発生し
、そのＵＦ４号が所定の回数発生するとループフィルタ
からＣＡＲＲＹ信号が発生し、ＲＯＭのアドレスが更新
されてＲＯＭの出力は位相が進み、逆に、入力信号に対
しＲＯＭの出力位相が進んでいる場合には位相比較回路
からＤＯＷＮ信号が発生し、そのＤＯＷＮ信号が所定の
回数発生するとループフィルタからＢＯＲＲＯＷ信号が
発生し、ＲＯＭのアドレスが逆方向に更新されてＲＯＭ
の出力は位相が遅れるというように、ＲＯＭの出力の位
相を入力信号に追従させる。
遅れている場合には位相比較回路からＵＰ信号が発生し
、そのＵＦ４号が所定の回数発生するとループフィルタ
からＣＡＲＲＹ信号が発生し、ＲＯＭのアドレスが更新
されてＲＯＭの出力は位相が進み、逆に、入力信号に対
しＲＯＭの出力位相が進んでいる場合には位相比較回路
からＤＯＷＮ信号が発生し、そのＤＯＷＮ信号が所定の
回数発生するとループフィルタからＢＯＲＲＯＷ信号が
発生し、ＲＯＭのアドレスが逆方向に更新されてＲＯＭ
の出力は位相が遅れるというように、ＲＯＭの出力の位
相を入力信号に追従させる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるディジタル位相同期回路の一実施
例を示すブロック図である。
例を示すブロック図である。
この第１図において第３図と同一符号のものは相当部分
を示し、１はＲＯＭ４の出力と入力信号ＩＮとの位相差
を検出する位相比較回路、２はこの位相比較回路１の出
力を平滑化するループフィルタ、３はこのループフィル
タ２の出力をＲＯＭ４のアドレスデータに変換するデコ
ーダである。ＣＬＫはＲＯＭ４に供給されるクロックを
示し、ＡＤはＲＯＭ４のアドレス入力、ＳＯはＲＯＭ４
のシリアル出力を示す。
を示し、１はＲＯＭ４の出力と入力信号ＩＮとの位相差
を検出する位相比較回路、２はこの位相比較回路１の出
力を平滑化するループフィルタ、３はこのループフィル
タ２の出力をＲＯＭ４のアドレスデータに変換するデコ
ーダである。ＣＬＫはＲＯＭ４に供給されるクロックを
示し、ＡＤはＲＯＭ４のアドレス入力、ＳＯはＲＯＭ４
のシリアル出力を示す。
そして、デコーダ３の出力をＲＯＭ４のアドレス人力に
帰還させるように構成している。
帰還させるように構成している。
つぎＫこの第１図に示す実施例の動作を説明する。
まず、位相比較回路１およびループフィルタ２の動作は
、前述の第３図に示す従来のデイジタル位相同期回路に
おける位相比較回路１１とループフィルタ１２と変わる
ことはない。そして、この第１図に示す実施例では、Ｒ
ＯＭ４が前述の第３図におけるパルス付加／除去回路１
３とカウンタ１４とを組み合わせた機能をあわせ持つ。
、前述の第３図に示す従来のデイジタル位相同期回路に
おける位相比較回路１１とループフィルタ１２と変わる
ことはない。そして、この第１図に示す実施例では、Ｒ
ＯＭ４が前述の第３図におけるパルス付加／除去回路１
３とカウンタ１４とを組み合わせた機能をあわせ持つ。
例えば、ＲＯＭ４には下記に示すアドレスデータ対応表
に示したような波形データが格納されている。
に示したような波形データが格納されている。
そして、ＲＯＭ４のアドレス人力ＡＤが固定されている
場合には、例えば、第２図のタイムチャートに見られる
ような繰シ返し波形をそのシリアル出力ＳＯの端子よ多
出力する。この第２図において、（龜）はクロックＣＬ
Ｋを示したものであシ、（ｂ）はデコーダ３の出力（ア
ドレス入力） 、（ｃ）ｔｉ ＲＯＭ４の出力（シリア
ル出力）を示したものである。
場合には、例えば、第２図のタイムチャートに見られる
ような繰シ返し波形をそのシリアル出力ＳＯの端子よ多
出力する。この第２図において、（龜）はクロックＣＬ
Ｋを示したものであシ、（ｂ）はデコーダ３の出力（ア
ドレス入力） 、（ｃ）ｔｉ ＲＯＭ４の出力（シリア
ル出力）を示したものである。
なお、この第２図の（ｂ）におけるＡ、Ｂはデコーダ３
の出力であるアドレスのデータである。
の出力であるアドレスのデータである。
ここで、ＲＯＭ４のアドレス入力ＡＤが何ビットか変化
すれば、先と位相同期の異なる繰シ返し波形を出力する
。
すれば、先と位相同期の異なる繰シ返し波形を出力する
。
したがって、デコーダ３を適当に構成するととＫより、
入力信号ＩＮに対しＲＯＭ４の出力位相が遅れている場
合には、位相比較回路１からＵＰ信号が発生し、そのＵ
Ｐ信号が所定の回数発生するとループフィルタ２からＣ
ＡＲＲＹｉ号が発生し、ＲＯＭ４のアドレスが更新され
てそのＲＯＭ４の出力は位相が進み、逆に、入力信号！
Ｎに対し、ＲＯＭ４の出力位相が進んでいる場合には、
位相比較回路１からＤＯＷＮ信号が発生し、そのＤＯＷ
Ｎ信号が所定の回数発生するとループフィルタ２からＢ
ＯＲＲＯＷ信号が発生し、ＲＯＭ４のアドレスが逆方向
に更新されてＲＯＭ４の出力は位相が遅れるというよう
に、ＲＯＭ４の出力の位相を入力信号ＩＮに追従させる
。すなわち、ディジタル位相同期回路の機能を果すこと
ができる。しかも、ＲＯＭ４に貯える繰り返し波形の種
類を十分用意することくより、入力信号周波数とＲＯＭ
４のクロック周波数との間の制約条件はなくなる。
入力信号ＩＮに対しＲＯＭ４の出力位相が遅れている場
合には、位相比較回路１からＵＰ信号が発生し、そのＵ
Ｐ信号が所定の回数発生するとループフィルタ２からＣ
ＡＲＲＹｉ号が発生し、ＲＯＭ４のアドレスが更新され
てそのＲＯＭ４の出力は位相が進み、逆に、入力信号！
Ｎに対し、ＲＯＭ４の出力位相が進んでいる場合には、
位相比較回路１からＤＯＷＮ信号が発生し、そのＤＯＷ
Ｎ信号が所定の回数発生するとループフィルタ２からＢ
ＯＲＲＯＷ信号が発生し、ＲＯＭ４のアドレスが逆方向
に更新されてＲＯＭ４の出力は位相が遅れるというよう
に、ＲＯＭ４の出力の位相を入力信号ＩＮに追従させる
。すなわち、ディジタル位相同期回路の機能を果すこと
ができる。しかも、ＲＯＭ４に貯える繰り返し波形の種
類を十分用意することくより、入力信号周波数とＲＯＭ
４のクロック周波数との間の制約条件はなくなる。
以上説明し友ように、本発明によれば、従来のディジタ
ル位相同期回路におけるパルス付加／除去回路の代わシ
に、波形生成用のＲＯＭを用いることによシ、入力信号
周波数とクロック周波数との間の制約がなくなシ、汎用
性を失うことなく集積回路化することができるので、実
用上の効果は極めて大である。また、ＲＯＭは集積回路
化した場合に小規模のチップ面積ですみ、ハードウェア
量としても、さしたる増加にはならないという点におい
て極めて有効である。
ル位相同期回路におけるパルス付加／除去回路の代わシ
に、波形生成用のＲＯＭを用いることによシ、入力信号
周波数とクロック周波数との間の制約がなくなシ、汎用
性を失うことなく集積回路化することができるので、実
用上の効果は極めて大である。また、ＲＯＭは集積回路
化した場合に小規模のチップ面積ですみ、ハードウェア
量としても、さしたる増加にはならないという点におい
て極めて有効である。
第１図は本発明によるディジタル位相同期回路の一実施
例を示すブロック図、第２図は第１図の動作説明に供す
るタイムチャート、第３図は従来のディジタル位相同期
回路の一例を示すブロック図である。
例を示すブロック図、第２図は第１図の動作説明に供す
るタイムチャート、第３図は従来のディジタル位相同期
回路の一例を示すブロック図である。
Claims (1)
- ＲＯＭと、このＲＯＭの出力と入力信号との位相差を検
出する位相比較回路と、この位相比較回路の出力を平滑
化するループフィルタと、このループフィルタの出力を
前記ＲＯＭのアドレスデータに変換するデコーダとから
なり、このデコーダの出力を前記ＲＯＭのアドレス入力
に帰還せしめるようにしたことを特徴とするディジタル
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091036A JPS63257329A (ja) | 1987-04-15 | 1987-04-15 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091036A JPS63257329A (ja) | 1987-04-15 | 1987-04-15 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257329A true JPS63257329A (ja) | 1988-10-25 |
Family
ID=14015274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091036A Pending JPS63257329A (ja) | 1987-04-15 | 1987-04-15 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257329A (ja) |
-
1987
- 1987-04-15 JP JP62091036A patent/JPS63257329A/ja active Pending
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