JPH0267614A - マイクロコンピュータのシステムクロック回路 - Google Patents
マイクロコンピュータのシステムクロック回路Info
- Publication number
- JPH0267614A JPH0267614A JP63220164A JP22016488A JPH0267614A JP H0267614 A JPH0267614 A JP H0267614A JP 63220164 A JP63220164 A JP 63220164A JP 22016488 A JP22016488 A JP 22016488A JP H0267614 A JPH0267614 A JP H0267614A
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- JP
- Japan
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- clock
- circuit
- output
- system clock
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 12
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 239000002131 composite material Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にシステムク
ロック回路に関する。
ロック回路に関する。
システムクロック回路の従来例を説明する為に、第４図
のようなダイナミック回路を例にとり説明する。
のようなダイナミック回路を例にとり説明する。
ＰチャネルトランジスタＴＰ（以下ＴＰという）はソー
スを電源に、ドレインを出力ＶＯに接続し、ゲート信号
にはサンプリングクロックφＳ（以下φＳという）が入
力されている。更にＶＯにはＮチャネルトランジスタＴ
ＮＩ（以下ＴＮ１という）のドレインが接続し、ＴＮＩ
のゲート信号には入力信号ＩＮＩが入力され、ソースは
ＮチャネルトランジスタＴＮ２のドレインに接続されて
いる。以下ＮチャネリトランジスタＴＮ２〜ＴＮｎ （
以下ＴＮ２〜ＴＮｎという）も同様に接続され縦積み構
成になっていて、個々のゲート入力には入力信号ＩＮ２
〜ＩＮｎが入力されている。ＮチャネルトランジスタＴ
Ｎ ｎのソースにはＮチャネルトランジスタＴＮ（以
下ＴＮという）のドレインが接続され、ＴＮのソースに
はＧＮＤ（接地）が接続されゲート信号φＳが入力され
ている。φＳはシステムクロックφ１（以下φ１という
）と同相のクロック信号である。φ１については次で説
明する。
スを電源に、ドレインを出力ＶＯに接続し、ゲート信号
にはサンプリングクロックφＳ（以下φＳという）が入
力されている。更にＶＯにはＮチャネルトランジスタＴ
ＮＩ（以下ＴＮ１という）のドレインが接続し、ＴＮＩ
のゲート信号には入力信号ＩＮＩが入力され、ソースは
ＮチャネルトランジスタＴＮ２のドレインに接続されて
いる。以下ＮチャネリトランジスタＴＮ２〜ＴＮｎ （
以下ＴＮ２〜ＴＮｎという）も同様に接続され縦積み構
成になっていて、個々のゲート入力には入力信号ＩＮ２
〜ＩＮｎが入力されている。ＮチャネルトランジスタＴ
Ｎ ｎのソースにはＮチャネルトランジスタＴＮ（以
下ＴＮという）のドレインが接続され、ＴＮのソースに
はＧＮＤ（接地）が接続されゲート信号φＳが入力され
ている。φＳはシステムクロックφ１（以下φ１という
）と同相のクロック信号である。φ１については次で説
明する。
第５図（ａ）および（ｂ）のタイミング図を用いて、第
４図のダイナミック回路の動作について説明する。
４図のダイナミック回路の動作について説明する。
第５図（ａ）および（ｂ）に於て、φ１はマイクロコン
ピュータに入力される発振周波数ｆの発振クロック（以
下発振クロックという）を分周して作られたクロック信
号で、システムクロックのモード切り替えを制御するモ
ード信号ＣＬＭ（以下ＣＬＭという）に制御されて、分
周比の異なった出力信号を出力するクロックである。本
例ではφ１を主とした２相クロツクをシステムクロック
とする。また、モード信号ＣＬＭにより分周比の小さい
クロック選択での動作モードを高速動作モード、分周比
の大きいクロック選択での動作モードを低速動作モード
と呼ぶことにする。前述したように高速動作モードと低
速動作モードに於て、φｌは発振クロックを分周して作
られているのでφ１の周期は発振周波数に比例した長さ
である。
ピュータに入力される発振周波数ｆの発振クロック（以
下発振クロックという）を分周して作られたクロック信
号で、システムクロックのモード切り替えを制御するモ
ード信号ＣＬＭ（以下ＣＬＭという）に制御されて、分
周比の異なった出力信号を出力するクロックである。本
例ではφ１を主とした２相クロツクをシステムクロック
とする。また、モード信号ＣＬＭにより分周比の小さい
クロック選択での動作モードを高速動作モード、分周比
の大きいクロック選択での動作モードを低速動作モード
と呼ぶことにする。前述したように高速動作モードと低
速動作モードに於て、φｌは発振クロックを分周して作
られているのでφ１の周期は発振周波数に比例した長さ
である。
第５図（ａ＞のタイミング図を用いて、高速動作モード
の動作について説明する。先ずφＳが“ロウ（以下りと
いう）°′の期間ではＴＰは導通状態、入力信号ＩＮＩ
〜ＩＮｎが“ハイ（以下Ｈという）゛ルベルになるので
ＮチャネルトランジスタＴＮ１〜Ｔ Ｎ ｎも導通状態
になり、ＴＮのみ非導通状態になる。従って、ＴＮＩ〜
ＴＮｎの各トランジスタのソース、ドレイン及び容ｊｔ
ｃ１に″“十°゛電荷がチャージされる。次にφＳが“
Ｈ”の期間ではＴＰが非導通状態となりＴＮが導通状態
になる。またこの期間でＴＮＩが選択されたとすると入
力信号ＩＮＩは”Ｌ′′、入力信号ＩＮ２〜ＩＮｎは°
ｌ ＨＩＩになるのでＴＮ２〜ＴＮｎも導通状態になり
、ＴＮ２〜ＴＮｎの各ソース、ドレインとＴＮのトレイ
ンにプリチャージされた電荷がディスチャージされる。
の動作について説明する。先ずφＳが“ロウ（以下りと
いう）°′の期間ではＴＰは導通状態、入力信号ＩＮＩ
〜ＩＮｎが“ハイ（以下Ｈという）゛ルベルになるので
ＮチャネルトランジスタＴＮ１〜Ｔ Ｎ ｎも導通状態
になり、ＴＮのみ非導通状態になる。従って、ＴＮＩ〜
ＴＮｎの各トランジスタのソース、ドレイン及び容ｊｔ
ｃ１に″“十°゛電荷がチャージされる。次にφＳが“
Ｈ”の期間ではＴＰが非導通状態となりＴＮが導通状態
になる。またこの期間でＴＮＩが選択されたとすると入
力信号ＩＮＩは”Ｌ′′、入力信号ＩＮ２〜ＩＮｎは°
ｌ ＨＩＩになるのでＴＮ２〜ＴＮｎも導通状態になり
、ＴＮ２〜ＴＮｎの各ソース、ドレインとＴＮのトレイ
ンにプリチャージされた電荷がディスチャージされる。
−友人力信号ＩＮＩは°“Ｌ ”なので、ＴＮＩは非導
通状態のなり出力信号■０の″゛Ｈ″Ｈ″レベルされる
。ＴＮＩがら微弱ながらリーク電流が流れるので、容量
ｃ１にプリチャージされた電荷が時間と共に減少するこ
とにより、出力ＶＯのレベルも低下してするのが、φＳ
のアクティブ出力の時間が短かく電気は僅かなので、出
力ＶＯのレベル低下も無視できる程度である。
通状態のなり出力信号■０の″゛Ｈ″Ｈ″レベルされる
。ＴＮＩがら微弱ながらリーク電流が流れるので、容量
ｃ１にプリチャージされた電荷が時間と共に減少するこ
とにより、出力ＶＯのレベルも低下してするのが、φＳ
のアクティブ出力の時間が短かく電気は僅かなので、出
力ＶＯのレベル低下も無視できる程度である。
次に第５図（ｂ）のタイミング図を用いて、低速動作モ
ードでの動作について説明する。先ずφＳが°゛Ｌ”の
期間では高速動作モード同様に、ＴＮＩ〜ＴＮｎの各ト
ランジスタのソース、ドレイン及び容量Ｃ１に“十”電
荷がチャージされる。
ードでの動作について説明する。先ずφＳが°゛Ｌ”の
期間では高速動作モード同様に、ＴＮＩ〜ＴＮｎの各ト
ランジスタのソース、ドレイン及び容量Ｃ１に“十”電
荷がチャージされる。
次にφＳが″Ｈ１１の期間で、高速動作モード同様にＴ
ＮＩが選択されたとするとＴＮＩは非導通状態になり出
力信号ＶＯの“Ｈ”レベルが保持される。しかし、ＴＮ
Ｉからは微弱ながらリーク電流が流れるので、容量Ｃ１
にプリチャージされた電荷が時間と共に減少するので、
出力ＶＯのレベルも時間と共に低下してくる。従ってφ
Ｓのアクティブ出力時間が長い低速動作モードでは、出
力ＶＯのレベル低下が大きくなりＨ”レベルで無くなり
誤動作する。
ＮＩが選択されたとするとＴＮＩは非導通状態になり出
力信号ＶＯの“Ｈ”レベルが保持される。しかし、ＴＮ
Ｉからは微弱ながらリーク電流が流れるので、容量Ｃ１
にプリチャージされた電荷が時間と共に減少するので、
出力ＶＯのレベルも時間と共に低下してくる。従ってφ
Ｓのアクティブ出力時間が長い低速動作モードでは、出
力ＶＯのレベル低下が大きくなりＨ”レベルで無くなり
誤動作する。
上述したように従来のシステム・タロツクのスピード切
り替えを有するマイクロコンピュータでは高速動作モー
ドと低速動作モードに於て、システムクロックのアクテ
ィブ出力とインアクティブ出力との時間は発振周波数ｆ
に比例した長さであった。従って、低速動作モードにお
けるデコーダ等のダイナミック動作回路での誤動作を防
ぐためにリークを少なくする必要が有り、そのためにダ
イナミック動作回路のトランジスタのゲート長を長くす
るので、チップ面積が大きくなりコストアップになる欠
点がある。又、使用できるシステムクロックの周波数の
下限を広くとることが出来ないという欠点があった。
り替えを有するマイクロコンピュータでは高速動作モー
ドと低速動作モードに於て、システムクロックのアクテ
ィブ出力とインアクティブ出力との時間は発振周波数ｆ
に比例した長さであった。従って、低速動作モードにお
けるデコーダ等のダイナミック動作回路での誤動作を防
ぐためにリークを少なくする必要が有り、そのためにダ
イナミック動作回路のトランジスタのゲート長を長くす
るので、チップ面積が大きくなりコストアップになる欠
点がある。又、使用できるシステムクロックの周波数の
下限を広くとることが出来ないという欠点があった。
本発明のマイクロコンピュータのシステムクロック回路
は、システムクロック回路において、当該回路の入力さ
れる発振クロックによって作られた内部クロックを入力
して一定時間のアクティブ出力信号を出力する回路と、
前記出力信号と前記内部クロックとをモード信号により
選択しシステムクロック信号を出力するマルチプレクサ
とを備えて構成される。
は、システムクロック回路において、当該回路の入力さ
れる発振クロックによって作られた内部クロックを入力
して一定時間のアクティブ出力信号を出力する回路と、
前記出力信号と前記内部クロックとをモード信号により
選択しシステムクロック信号を出力するマルチプレクサ
とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のシステムクロック回路の構
成例である。遅延回路１には従来例でシステムクロック
として使用していたφ１を内部クロックとして入力し、
その出力はインバータ２に接続されている。２ＡＮＤ回
路３はインバータ２の出力とφ１が入力されていて、そ
の出力はマルチプレクサ４の入力になっている。マルチ
プレクサ４は複数の入力信号からモード信号に応じて一
つの出力信号を選択する回路であり、マルチプレクサ４
にはφ１が入力されていると共にモード信号ＣＬＭが接
続され、その出力がφ１＊として本発明のシステムクロ
ックφ１＊（以下φ１＊という）になる。（実施例とし
て二相のクロックについて述べ、φ１に本発明を用いた
とする。〉次に、本発明のシテムクロックの例を説明す
る為に、第２図を用いて説明する。第２図は第１図の本
発明の回路のマルチプレクサ４の中をゲート構成にして
、第４図のダイナミック回路を接続した回路である。φ
Ｓにはφ１＊が接続される。
成例である。遅延回路１には従来例でシステムクロック
として使用していたφ１を内部クロックとして入力し、
その出力はインバータ２に接続されている。２ＡＮＤ回
路３はインバータ２の出力とφ１が入力されていて、そ
の出力はマルチプレクサ４の入力になっている。マルチ
プレクサ４は複数の入力信号からモード信号に応じて一
つの出力信号を選択する回路であり、マルチプレクサ４
にはφ１が入力されていると共にモード信号ＣＬＭが接
続され、その出力がφ１＊として本発明のシステムクロ
ックφ１＊（以下φ１＊という）になる。（実施例とし
て二相のクロックについて述べ、φ１に本発明を用いた
とする。〉次に、本発明のシテムクロックの例を説明す
る為に、第２図を用いて説明する。第２図は第１図の本
発明の回路のマルチプレクサ４の中をゲート構成にして
、第４図のダイナミック回路を接続した回路である。φ
Ｓにはφ１＊が接続される。
又、モード信号ＣＬＭは複合ゲート６の入力になッテイ
る。複合ゲート６は２ＡＮＤ２ＡＮＤ２ＯＲ’？″構成
され、モード信号ＣＬＭが入力される２ＡＮＤの残り入
力にはφ１が入力されている。更に複合ゲート６の残り
の２ＡＮＤには、２ＡＮＤ３の出力とインバータ５の出
力が入力されている。インバータ５にはモード信号ＣＬ
Ｍが入力されている。
る。複合ゲート６は２ＡＮＤ２ＡＮＤ２ＯＲ’？″構成
され、モード信号ＣＬＭが入力される２ＡＮＤの残り入
力にはφ１が入力されている。更に複合ゲート６の残り
の２ＡＮＤには、２ＡＮＤ３の出力とインバータ５の出
力が入力されている。インバータ５にはモード信号ＣＬ
Ｍが入力されている。
第３図（ａ）のタイミング図を用いて、第２図の実施例
の高速動作モードでの動作について説明する。高速動作
モードでは、複合ゲート６ではモード信号ＣＬＭにより
φ１が入力されている複合ゲート６の２ＡＮＤがアクテ
ィブになり、Φ１が選択されるので出力はφ１と同相に
なる。よって、従来例の高速動作モードで説明した動作
と同一動作になる。
の高速動作モードでの動作について説明する。高速動作
モードでは、複合ゲート６ではモード信号ＣＬＭにより
φ１が入力されている複合ゲート６の２ＡＮＤがアクテ
ィブになり、Φ１が選択されるので出力はφ１と同相に
なる。よって、従来例の高速動作モードで説明した動作
と同一動作になる。
次に第３図（ｂ）のタイミング図を用いて、低速動作モ
ードでの動作について説明する。低速動作モードでは、
複合ゲート６はモード信号ＣＬＭにより２ＡＮＤ回路３
が入力されている２ＡＮＤ回路３の出力がアクティブに
なり、２ＡＮＤ回路３の出力を選択している。又、２Ａ
ＮＤ回路３はインバータ２の出力とφ１が入力されてい
るので、φ１の立ち上がりから一定の時間゛Ｈ”になる
。従ってφ１＊のデユーティは発振クロックに比例する
こと無く、一定の時間のみアクティブ（″“Ｈ”レベル
）になる。そこで、φＳが“Ｌ ”の期間では従来例の
低速動作モード同様に、ＴＮ１〜ＴＮｎの各トランジス
タのソース、ドレイン及び容量Ｃ１に゛＋″電荷がチャ
ージされる。次に、φＳがＨ”の期間では従来例の低速
動作モード同様に、ＴＮＩは非導通状態になり出力信号
ＶＯのＨ”レベルが保持される。しかし、ＴＮｌからは
微弱ながらリーク電流が流れるので、Ｃ１にプリチャー
ジされた電荷が時間と共に減少することにより、出力■
０のレベルも低下してくる。しかし、遅延回路１の遅延
時間を電荷の減少が無視できる程度にすれば、φ１＊は
一定の時間のみアクティブ（“Ｈ”レベル）になるので
、ＶＯのレベル低下も無視でき、誤動作しない。
ードでの動作について説明する。低速動作モードでは、
複合ゲート６はモード信号ＣＬＭにより２ＡＮＤ回路３
が入力されている２ＡＮＤ回路３の出力がアクティブに
なり、２ＡＮＤ回路３の出力を選択している。又、２Ａ
ＮＤ回路３はインバータ２の出力とφ１が入力されてい
るので、φ１の立ち上がりから一定の時間゛Ｈ”になる
。従ってφ１＊のデユーティは発振クロックに比例する
こと無く、一定の時間のみアクティブ（″“Ｈ”レベル
）になる。そこで、φＳが“Ｌ ”の期間では従来例の
低速動作モード同様に、ＴＮ１〜ＴＮｎの各トランジス
タのソース、ドレイン及び容量Ｃ１に゛＋″電荷がチャ
ージされる。次に、φＳがＨ”の期間では従来例の低速
動作モード同様に、ＴＮＩは非導通状態になり出力信号
ＶＯのＨ”レベルが保持される。しかし、ＴＮｌからは
微弱ながらリーク電流が流れるので、Ｃ１にプリチャー
ジされた電荷が時間と共に減少することにより、出力■
０のレベルも低下してくる。しかし、遅延回路１の遅延
時間を電荷の減少が無視できる程度にすれば、φ１＊は
一定の時間のみアクティブ（“Ｈ”レベル）になるので
、ＶＯのレベル低下も無視でき、誤動作しない。
なお、実施例ではタロツクφ１について述べたが、クロ
ックの相数（例えば二相クロック）や他のシステムクロ
ックを用いても同様の効果が得られる。
ックの相数（例えば二相クロック）や他のシステムクロ
ックを用いても同様の効果が得られる。
以上説明したように、本発明はマイクロコンピュータの
システムクロック回路において、システムクロックの中
の所定のシステムクロックを発振クロックに比例するこ
となく一定時間のアクティブ出力信号を出力することが
できる。これにより低速モードでのダイナミック回路の
誤動作を防ぐ事ができ、トランジスタのゲート長を長く
する必要がなくコスト低減できると共に、使用できるシ
ステムクロックの周波数の下限を広くとることができる
という効果がある。
システムクロック回路において、システムクロックの中
の所定のシステムクロックを発振クロックに比例するこ
となく一定時間のアクティブ出力信号を出力することが
できる。これにより低速モードでのダイナミック回路の
誤動作を防ぐ事ができ、トランジスタのゲート長を長く
する必要がなくコスト低減できると共に、使用できるシ
ステムクロックの周波数の下限を広くとることができる
という効果がある。
第１図は本発明の構成図、第２図は本発明の一実施例の
構成図、第３図（ａ）は本発明の高速モードの動作タイ
ミング図、第３図（ｂ）は本発明の低速モード時の動作
タイミング図、第４図は従来の技術によりダイナミック
回路の一例、第５図（ａ）は従来の高速モード時の動作
タイミング図、第５図（ｂ）は従来の低速モード時の動
作タイミング図である。 １・・・遅延回路、２・・・インバータ、３・・・２Ａ
ＮＤ回路、４・・・マルチプレクサ、５・・・インバー
タ、６・・・複合ゲート、ＴＰ・・・Ｐチャネルトラン
ジスタ、ＴＮ −ＴＮ １〜ＴＮｎ・・・Ｎチャネルト
ランジスタ、ＣＬＭ・・・モード信号、φＳ・・・サン
プリングクロック、ＩＮＩ〜ＩＮｎ・・・入力信号、■
０・・・出力信号、Ｃ１・・・容量。
構成図、第３図（ａ）は本発明の高速モードの動作タイ
ミング図、第３図（ｂ）は本発明の低速モード時の動作
タイミング図、第４図は従来の技術によりダイナミック
回路の一例、第５図（ａ）は従来の高速モード時の動作
タイミング図、第５図（ｂ）は従来の低速モード時の動
作タイミング図である。 １・・・遅延回路、２・・・インバータ、３・・・２Ａ
ＮＤ回路、４・・・マルチプレクサ、５・・・インバー
タ、６・・・複合ゲート、ＴＰ・・・Ｐチャネルトラン
ジスタ、ＴＮ −ＴＮ １〜ＴＮｎ・・・Ｎチャネルト
ランジスタ、ＣＬＭ・・・モード信号、φＳ・・・サン
プリングクロック、ＩＮＩ〜ＩＮｎ・・・入力信号、■
０・・・出力信号、Ｃ１・・・容量。
Claims (1)
- マイクロコンピュータのシステムクロック回路において
、当該回路の入力される発振クロックによって作られた
内部クロックを入力して一定時間のアクティヴ出力信号
を出力する回路と、前記出力信号と前記内部クロックと
をモード信号により選択しシステムクロック信号を出力
するマルチプレクサとを備えてなることを特徴とするマ
イクロコンピュータのシステムクロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220164A JPH0267614A (ja) | 1988-09-01 | 1988-09-01 | マイクロコンピュータのシステムクロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220164A JPH0267614A (ja) | 1988-09-01 | 1988-09-01 | マイクロコンピュータのシステムクロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267614A true JPH0267614A (ja) | 1990-03-07 |
Family
ID=16746889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220164A Pending JPH0267614A (ja) | 1988-09-01 | 1988-09-01 | マイクロコンピュータのシステムクロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267614A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314429B2 (ja) * | 1973-05-11 | 1978-05-17 | ||
| JPS60198618A (ja) * | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
-
1988
- 1988-09-01 JP JP63220164A patent/JPH0267614A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314429B2 (ja) * | 1973-05-11 | 1978-05-17 | ||
| JPS60198618A (ja) * | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
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