JPH0267747A - バイポーラｃｍ□ｕｏｓゲートアレイ回路装置 - Google Patents
バイポーラｃｍ□ｕｏｓゲートアレイ回路装置Info
- Publication number
- JPH0267747A JPH0267747A JP21912088A JP21912088A JPH0267747A JP H0267747 A JPH0267747 A JP H0267747A JP 21912088 A JP21912088 A JP 21912088A JP 21912088 A JP21912088 A JP 21912088A JP H0267747 A JPH0267747 A JP H0267747A
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- JP
- Japan
- Prior art keywords
- supply
- type buried
- basic cell
- cell matrix
- circuit device
- Prior art date
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- Pending
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はバイポーラＣＭＯＳゲートアレイ回路装置にお
いて、コレクタ電極として形成されるＮ゛型埋込み層を
基本セルマトリクスへの一方電源配線層として使用する
ことにより、電源電位を安定させると共に配線効率を向
上させたものである。
いて、コレクタ電極として形成されるＮ゛型埋込み層を
基本セルマトリクスへの一方電源配線層として使用する
ことにより、電源電位を安定させると共に配線効率を向
上させたものである。
従来のバイポーラＣＭＯＳゲートアレイ回路装置は、第
３図に示す様に基本セルマトリクスの周囲に配置された
入出力回路から基本セルマトリクスに対し電源用の金属
配線を網目状に配置・配線していた。
３図に示す様に基本セルマトリクスの周囲に配置された
入出力回路から基本セルマトリクスに対し電源用の金属
配線を網目状に配置・配線していた。
〔発明が解決しようとする課題］
しかし、前述の従来技術では電源間容量の小さな金属配
線層を電源配線として使用していたため、能動素子の動
作に伴なう電源電位の変動が著しく、回路特性の劣化を
誘発するという問題点を有する。さらに従来技術では金
属配線層の一部を電源配線層として使用するため、金属
配線層により形成する信号配線の配線効率を著しく低下
させるという問題点をも有していた。
線層を電源配線として使用していたため、能動素子の動
作に伴なう電源電位の変動が著しく、回路特性の劣化を
誘発するという問題点を有する。さらに従来技術では金
属配線層の一部を電源配線層として使用するため、金属
配線層により形成する信号配線の配線効率を著しく低下
させるという問題点をも有していた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは回路特性が安定した配線効率の高
いバイポーラＣＭＯＳゲートアレイ回路装置を提供する
ものである。
の目的とするところは回路特性が安定した配線効率の高
いバイポーラＣＭＯＳゲートアレイ回路装置を提供する
ものである。
［課題を解決するための手段〕
本発明のバイポーラＣＭＯＳゲートアレイ回路装置は、
ａ）バイポーラトランジスタ及び相補型ＭＯＳＦＥＴよ
り成るバイポーラＣＭＯ３混成半導体集積回路装置にお
いて、 ｂ）主として相補型ＭＯＳ Ｆ ＥＴより成る基本セル
と。
り成るバイポーラＣＭＯ３混成半導体集積回路装置にお
いて、 ｂ）主として相補型ＭＯＳ Ｆ ＥＴより成る基本セル
と。
Ｃ）複数の前記基本セルをマトリクス状に配置して成る
基本セルマトリクスと ｄ）主としてバイポーラトランジスタより成る入出力回
路と、 ｅ）低比抵抗のＮ９型埋込み層を具備し、ｆ）前記Ｎ゛
型埋込み層が前記基本セルマトリクスと前記入出力回路
との間に配置されると共に基本セルマトリクスの一方電
源配線層としたことを特徴とする。
基本セルマトリクスと ｄ）主としてバイポーラトランジスタより成る入出力回
路と、 ｅ）低比抵抗のＮ９型埋込み層を具備し、ｆ）前記Ｎ゛
型埋込み層が前記基本セルマトリクスと前記入出力回路
との間に配置されると共に基本セルマトリクスの一方電
源配線層としたことを特徴とする。
第１図は本発明の実施例におけるバイポーラＣＭＯＳゲ
ートアレイ回路装置のレイアウト図を示す。
ートアレイ回路装置のレイアウト図を示す。
同図からも明らかな様に、半導体基板１００上に基本セ
ル１０２から成る基本セルマトリクスと、入出力回路１
０１を配置し、縦方向の金属電源配線層１０３及び横方
向の金属電源配線層１０５を基本セルマトリクス上に網
目状に、またＮ０型埋込み層１０４を基本セルマトリク
スと入出力回路１０１との間に形成することにより本発
明のバイポーラＣＭＯＳゲートアレイ回路装置は容易に
形成することができる。
ル１０２から成る基本セルマトリクスと、入出力回路１
０１を配置し、縦方向の金属電源配線層１０３及び横方
向の金属電源配線層１０５を基本セルマトリクス上に網
目状に、またＮ０型埋込み層１０４を基本セルマトリク
スと入出力回路１０１との間に形成することにより本発
明のバイポーラＣＭＯＳゲートアレイ回路装置は容易に
形成することができる。
また第２図は基本セルにおける主要断面図であり、同図
からも明らかな様にＮ゛型埋込み層１１１．１１２は縦
型ＮＰＮバイポーラトランジスタのコレクク電極やＰ型
ＭＯＳＦＥＴのサブストレート電極として形成される為
、工程の増加なしに電源配線用のＮ゛型埋込み層を形成
できる。
からも明らかな様にＮ゛型埋込み層１１１．１１２は縦
型ＮＰＮバイポーラトランジスタのコレクク電極やＰ型
ＭＯＳＦＥＴのサブストレート電極として形成される為
、工程の増加なしに電源配線用のＮ゛型埋込み層を形成
できる。
さらにＮ′″型埋型埋層１０４は他方電位にバイアスさ
れたＰ−半導体基板１００を有す為、寄生ＰＮ接合容量
を電源雑音吸収用の電源間容量として活用することがで
きる。
れたＰ−半導体基板１００を有す為、寄生ＰＮ接合容量
を電源雑音吸収用の電源間容量として活用することがで
きる。
〔発明の効果１
以上述べたように本発明によればＮ″″型埋型埋層を一
方電源配線として使用することにより、工程を増やすこ
となく電源間容量を形成でき、電源雑音に起因する回路
誤動作を防止することができるという効果を有する。
方電源配線として使用することにより、工程を増やすこ
となく電源間容量を形成でき、電源雑音に起因する回路
誤動作を防止することができるという効果を有する。
さらに本発明によれば金属電源配線層をＮ゛型埋込み層
と置き換えることができることにより、信号配線効率を
向上させる、即ちチップコストを低減することができる
という効果を有する。
と置き換えることができることにより、信号配線効率を
向上させる、即ちチップコストを低減することができる
という効果を有する。
第１図は本発明のバイポーラＣＭＯＳゲートアレイ回路
装置のレイアウト図。 第２図は本発明のバイポーラＣＭＯＳゲートアレイ回路
装置における基本セルの断面図。 第３図は従来のバイポーラＣＭＯＳゲートアレイ回路装
置のレイアウト図。 １００、１１０．１３０ Ｐ−半導体基板 １０１．１３１・・・入出力回路 １０２．１３２・・・基本セル １０３．１３３・・・縦方向の金属電源配線１０４．１
１１．１１２ ・・・Ｎ３型埋込み層 １０５．１３５・・・横方向の金属電源配線１１３・・
・・・・・Ｐ＋型埋込み層 １１４・・・・・・・深いＮ３拡散層 １１５．１１９・・・Ｎ型囲戸型拡散層１１６・・・・
・・・Ｎ゛型差込み層 １１７・・・・・・・ベース拡散層 １１８・・・・・・・エミッタ拡散層 １２０．１２３・・・Ｐ４拡散層 １２１．１２２・・・Ｎ＋拡散層 １２４．１２５・・・ゲート電極 １２６・・・・・・・Ｐ型囲戸型拡散層以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第１コ 第２回
装置のレイアウト図。 第２図は本発明のバイポーラＣＭＯＳゲートアレイ回路
装置における基本セルの断面図。 第３図は従来のバイポーラＣＭＯＳゲートアレイ回路装
置のレイアウト図。 １００、１１０．１３０ Ｐ−半導体基板 １０１．１３１・・・入出力回路 １０２．１３２・・・基本セル １０３．１３３・・・縦方向の金属電源配線１０４．１
１１．１１２ ・・・Ｎ３型埋込み層 １０５．１３５・・・横方向の金属電源配線１１３・・
・・・・・Ｐ＋型埋込み層 １１４・・・・・・・深いＮ３拡散層 １１５．１１９・・・Ｎ型囲戸型拡散層１１６・・・・
・・・Ｎ゛型差込み層 １１７・・・・・・・ベース拡散層 １１８・・・・・・・エミッタ拡散層 １２０．１２３・・・Ｐ４拡散層 １２１．１２２・・・Ｎ＋拡散層 １２４．１２５・・・ゲート電極 １２６・・・・・・・Ｐ型囲戸型拡散層以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第１コ 第２回
Claims (1)
- 【特許請求の範囲】 ａ）バイポーラトランジスタ及び相補型Ｍ＠Ｏ＠ＳＦＥ
Ｔより成るバイポーラＣＭ＠Ｏ＠Ｓ混成半導体集積回路
装置において、 ｂ）主として相補型Ｍ＠Ｏ＠ＳＦＥＴより成る基本セル
と、 ｃ）複数の前記基本セルをマトリクス状に配置して成る
基本セルマトリクスと ｄ）主としてバイポーラトランジスタより成る入出力回
路と、 ｅ）低比抵抗のＮ＾＋型埋込み層を具備し、ｆ）前記Ｎ
＾＋型埋込み層が前記基本セルマトリクスと前記入出力
回路との間に配置されると共に基本セルマトリクスの一
方電源配線層としたことを特徴とするバイポーラＣＭ＠
Ｏ＠Ｓゲートアレイ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912088A JPH0267747A (ja) | 1988-09-01 | 1988-09-01 | バイポーラｃｍ□ｕｏｓゲートアレイ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912088A JPH0267747A (ja) | 1988-09-01 | 1988-09-01 | バイポーラｃｍ□ｕｏｓゲートアレイ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267747A true JPH0267747A (ja) | 1990-03-07 |
Family
ID=16730559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21912088A Pending JPH0267747A (ja) | 1988-09-01 | 1988-09-01 | バイポーラｃｍ□ｕｏｓゲートアレイ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245596A (en) * | 1991-06-26 | 1993-09-14 | Eastman Kodak Company | Optical head having a grating with a doubly periodic structure |
-
1988
- 1988-09-01 JP JP21912088A patent/JPH0267747A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245596A (en) * | 1991-06-26 | 1993-09-14 | Eastman Kodak Company | Optical head having a grating with a doubly periodic structure |
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