JPH04103161A - バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置 - Google Patents
バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置Info
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- JPH04103161A JPH04103161A JP2222256A JP22225690A JPH04103161A JP H04103161 A JPH04103161 A JP H04103161A JP 2222256 A JP2222256 A JP 2222256A JP 22225690 A JP22225690 A JP 22225690A JP H04103161 A JPH04103161 A JP H04103161A
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- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、特にＢｉ−ＭＯＳＩＣ等を構成する際の構
造の縮小化が要求されるバイポーラトランジスタ・絶縁
ゲート型トランジスタ混載半導体装置に関する。
造の縮小化が要求されるバイポーラトランジスタ・絶縁
ゲート型トランジスタ混載半導体装置に関する。
（従来の技術）
バイポーラトランジスタ・絶縁ゲート型トランジスタ混
載半導体装置としてＢｉ−ＭＯＳＩＣか知られている。
載半導体装置としてＢｉ−ＭＯＳＩＣか知られている。
Ｂｉ−ＭＯＳＩＣは、バイポーラ素子とＭＯ８素子とを
同一チップ上に混載している。高周波、高速動作が可能
なバイポーラＩＣ，ディジタル処理に向いている高集積
可能なＭＯＳ ＩＣにより、相互の利点を生かして種
々の回路構成が実現される。
同一チップ上に混載している。高周波、高速動作が可能
なバイポーラＩＣ，ディジタル処理に向いている高集積
可能なＭＯＳ ＩＣにより、相互の利点を生かして種
々の回路構成が実現される。
第１８図は従来のＢ１−ＭＯＳＩＣの構成を示す断面図
であり、第１９図は第１８図の構成を用いて配線され実
現される等伍回路図である。Ｐ型の半導体基板１８０１
上にＮ型拡散領域１８０２．１８０１及びＰ型拡散領域
１８０４が形成され素子領域が形成されている。Ｎ型拡
散領域１８０２．１８０３底部にはそれぞれ、Ｎ型の不
純物が高濃度に導入されたＮ＋型の埋め込み拡散層１８
０５．１８０８が形成されており、Ｎ型拡散領域１８０
２．１８０１の電位が設定できるようにＮ＋型領領域１
８１３７１８（１８として基板上にまで伸びている。ま
た、Ｐ型拡散領域１８０４の電位を設定するため、Ｐ型
の不純物が高濃度に導入されたＰ＋型領域１８０９が基
板上に伸びている。
であり、第１９図は第１８図の構成を用いて配線され実
現される等伍回路図である。Ｐ型の半導体基板１８０１
上にＮ型拡散領域１８０２．１８０１及びＰ型拡散領域
１８０４が形成され素子領域が形成されている。Ｎ型拡
散領域１８０２．１８０３底部にはそれぞれ、Ｎ型の不
純物が高濃度に導入されたＮ＋型の埋め込み拡散層１８
０５．１８０８が形成されており、Ｎ型拡散領域１８０
２．１８０１の電位が設定できるようにＮ＋型領領域１
８１３７１８（１８として基板上にまで伸びている。ま
た、Ｐ型拡散領域１８０４の電位を設定するため、Ｐ型
の不純物が高濃度に導入されたＰ＋型領域１８０９が基
板上に伸びている。
Ｎ型拡散領域１８０３上には絶縁膜１８１０を介してゲ
ート電極１８１１が形成され、ゲート電極１８１１を隔
てて拡散領域１８０３表面にはソース、ドレイン領域と
してのＰ＋型領域１８１２．１８１３が形成されており
、ＰチャネルＭＯ６）ランジスタＴｒｉが形成されてい
る。
ート電極１８１１が形成され、ゲート電極１８１１を隔
てて拡散領域１８０３表面にはソース、ドレイン領域と
してのＰ＋型領域１８１２．１８１３が形成されており
、ＰチャネルＭＯ６）ランジスタＴｒｉが形成されてい
る。
Ｐ型拡散領域１８０４上には絶縁膜１８１４を介してゲ
ート電極１８１５が形成され、ゲート電極１８１５を隔
てて拡散領域１８０４表面にはソース、ドレイン領域と
してのＰ″″型領域１８１６． ｌ１ｌＪ、７が形成さ
れており、ＮチャネルＭＯＳトランジスタＴｒ２が形成
されている。
ート電極１８１５が形成され、ゲート電極１８１５を隔
てて拡散領域１８０４表面にはソース、ドレイン領域と
してのＰ″″型領域１８１６． ｌ１ｌＪ、７が形成さ
れており、ＮチャネルＭＯＳトランジスタＴｒ２が形成
されている。
コレクタとなるＮ型拡散領域１８０２表面にはベースに
なるＰ領域１８１８が形成され、その領域中にｐ”型領
域１８１８、エミッタになるＮ′″領域１８２０が形成
されており、パーティカル構造のＮＰＮ型のバイポーラ
トランジスタＴｒ３が形成されている。
なるＰ領域１８１８が形成され、その領域中にｐ”型領
域１８１８、エミッタになるＮ′″領域１８２０が形成
されており、パーティカル構造のＮＰＮ型のバイポーラ
トランジスタＴｒ３が形成されている。
ＴｒｌとＴｒ３との間の基板１８０１表面には互いの素
子領域を分離するための分離領域、例えばＰ゛型領領域
１８２１形成されている。
子領域を分離するための分離領域、例えばＰ゛型領領域
１８２１形成されている。
上記構成において、隣接する素子間では、互いのトラン
ジスタ間の干渉を防ぐために拡散領域１８０２、１８０
３．１８０４を形成する。また、バイポーラトランジス
タと絶縁ゲート型トランジスタとは別々の拡散領域に作
り込むの一般的である。そこで周辺の半導体の接合が逆
バイアスとなるように拡散領域１８０２と１８０３との
間の基板１８０１上にＰ＋型領域１８２１を設けてこの
Ｐ“型領域１８２１に適当なバイアスを加え、互いの素
子領域間を分離している。
ジスタ間の干渉を防ぐために拡散領域１８０２、１８０
３．１８０４を形成する。また、バイポーラトランジス
タと絶縁ゲート型トランジスタとは別々の拡散領域に作
り込むの一般的である。そこで周辺の半導体の接合が逆
バイアスとなるように拡散領域１８０２と１８０３との
間の基板１８０１上にＰ＋型領域１８２１を設けてこの
Ｐ“型領域１８２１に適当なバイアスを加え、互いの素
子領域間を分離している。
ところで、第１９図のような回路を構成する場合の配線
を上記第１８図に示しているが、この構成によれば、Ｐ
＋型領域１８２１は不要であり、拡散領域１８０２．１
８０３への配線、コンタクトも別々に取る必要がない。
を上記第１８図に示しているが、この構成によれば、Ｐ
＋型領域１８２１は不要であり、拡散領域１８０２．１
８０３への配線、コンタクトも別々に取る必要がない。
不要な分離領域があると拡散領域間をつなぐ配線等が多
くなり、チップの縮小化を妨げることになる。また、ト
ランジスタを予め固定して形成するゲートアレイ（マス
タスライス）を構成した場合、バイポーラ素子とＭＯＳ
素子を同時に使用することは少なく、このため、上記従
来例のようにバイポーラ素子とＭＯＳ素子の部分が各々
別々に形成される構造では、素子の微細化を妨げる。
くなり、チップの縮小化を妨げることになる。また、ト
ランジスタを予め固定して形成するゲートアレイ（マス
タスライス）を構成した場合、バイポーラ素子とＭＯＳ
素子を同時に使用することは少なく、このため、上記従
来例のようにバイポーラ素子とＭＯＳ素子の部分が各々
別々に形成される構造では、素子の微細化を妨げる。
（発明か解決しようとする課題）
このように、従来では、バイポーラトランジスタと絶縁
ゲート型トランジスタとは半導体基板上で別々の拡散領
域上に形成されるのが一般的である。また拡散領域間に
分離領域が設けられており、バイポーラトランジスタと
絶縁ゲート型トランジスタの両方の拡散領域と分離領域
の半導体に適切なバイアスを加えていた。しかし、その
半面、不要な分離領域や拡散領域間をつなぐ配線等が多
く生じ、チップ面積の縮小化を妨げる原因となっている
。また、ゲートアレイを構成した場合にもバイポーラ素
子とＭＯＳ素子の部分が各々別々に形成される構造では
、素子の利用度は著しく低下するという欠点がある。
ゲート型トランジスタとは半導体基板上で別々の拡散領
域上に形成されるのが一般的である。また拡散領域間に
分離領域が設けられており、バイポーラトランジスタと
絶縁ゲート型トランジスタの両方の拡散領域と分離領域
の半導体に適切なバイアスを加えていた。しかし、その
半面、不要な分離領域や拡散領域間をつなぐ配線等が多
く生じ、チップ面積の縮小化を妨げる原因となっている
。また、ゲートアレイを構成した場合にもバイポーラ素
子とＭＯＳ素子の部分が各々別々に形成される構造では
、素子の利用度は著しく低下するという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、素子のチップ面積が縮小化されるバ
イポーラトランジスタ・絶縁ゲート型トランジスタ混載
半導体装置を提供することにある。
あり、その目的は、素子のチップ面積が縮小化されるバ
イポーラトランジスタ・絶縁ゲート型トランジスタ混載
半導体装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のバイポーラトランジスタ・絶縁ゲート型トラ
ンジスタ混載半導体装置は、半導体基板上にベース、エ
ミッタ、コレクタのうちの第１の活性領域がウェル状に
形成された第１極性のバイポーラトランジスタと、前記
バイポーラトランジスタの第１の活性領域とバックゲー
トが共有し、かつソース ドレイン領域がこの第１の活
性領域表面中に形成された第１導電型の絶縁ゲート型ト
ランジスタと、前記第１の活性領域表面中に設けられた
前記バイポーラトランジスタの第１の活性領域以外の第
２、第３の活性領域とを具備したことを特徴とする。
ンジスタ混載半導体装置は、半導体基板上にベース、エ
ミッタ、コレクタのうちの第１の活性領域がウェル状に
形成された第１極性のバイポーラトランジスタと、前記
バイポーラトランジスタの第１の活性領域とバックゲー
トが共有し、かつソース ドレイン領域がこの第１の活
性領域表面中に形成された第１導電型の絶縁ゲート型ト
ランジスタと、前記第１の活性領域表面中に設けられた
前記バイポーラトランジスタの第１の活性領域以外の第
２、第３の活性領域とを具備したことを特徴とする。
（作用）
この発明では、バイポーラトランジスタの拡散層と絶縁
ゲート型トランジスタのバックゲートを共通に用い、バ
イポーラトランジスタを構成する拡散層の一部に絶縁ゲ
ート型トランジスタを構成する。また、ゲートアレイの
マスタスライスパターンでは基本セルのパターンを幾何
学的に左右対称な形状とすることにより、ゲート使用効
率の向上を図る。
ゲート型トランジスタのバックゲートを共通に用い、バ
イポーラトランジスタを構成する拡散層の一部に絶縁ゲ
ート型トランジスタを構成する。また、ゲートアレイの
マスタスライスパターンでは基本セルのパターンを幾何
学的に左右対称な形状とすることにより、ゲート使用効
率の向上を図る。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例による構成を示す断面図で
あり、第２図はこの第１図の構成を用いて実現される等
価回路図である。
あり、第２図はこの第１図の構成を用いて実現される等
価回路図である。
Ｐ型半導体基板１０１にＮ型拡散領域１０２が形成され
、その底部にはＮ型の不純物が高濃度に導入されたＮ′
″型の埋め込み拡散層１０３が形成されている。
、その底部にはＮ型の不純物が高濃度に導入されたＮ′
″型の埋め込み拡散層１０３が形成されている。
拡散領域１０２の表面領域中にはＰチャネル絶縁ゲート
型トランジスタＭＴｒｌ及びＮＰＮ型のバイポーラトラ
ンジスタＢＴ ｒｌが形成されている。
型トランジスタＭＴｒｌ及びＮＰＮ型のバイポーラトラ
ンジスタＢＴ ｒｌが形成されている。
絶縁ゲート型トランジスタＭＴｒｌは、拡散領域１０２
上に１０４を介してゲート電極１０５が形成され、ゲー
ト電極１０５を隔てて拡散領域１０２表面にはソース、
ドレイン領域としてのＰ＋型領域１０８ 。
上に１０４を介してゲート電極１０５が形成され、ゲー
ト電極１０５を隔てて拡散領域１０２表面にはソース、
ドレイン領域としてのＰ＋型領域１０８ 。
１０７が形成されてなる。
バイポーラトランジスタＢＴｒｌは、コレクタとなるＮ
型拡散領域１０２表面にベースとなるＰ型頭域１０８、
ベース端子が接続されるＰ゛型領領域１０９形成され、
Ｐ型頭域１０８の表面領域中にはエミッタとしてのＮ”
領域１１０が形成されている。
型拡散領域１０２表面にベースとなるＰ型頭域１０８、
ベース端子が接続されるＰ゛型領領域１０９形成され、
Ｐ型頭域１０８の表面領域中にはエミッタとしてのＮ”
領域１１０が形成されている。
拡散領域１０２表面領域中のＮ”型領域１１１にはコレ
クタ端子が接続される。
クタ端子が接続される。
上記Ｎ型拡散領域１０２は、ＢＴｒｌのコレクタとＭＴ
ｒｌのバックゲートとが共有した構成となっている。す
なわち、第２図の等価回路図に示すようになる。各英符
号り、Ｇ、Ｓ、Ｂ、Ｅ、Ｃで示す各端子は第１図のそれ
と対応して示しである。
ｒｌのバックゲートとが共有した構成となっている。す
なわち、第２図の等価回路図に示すようになる。各英符
号り、Ｇ、Ｓ、Ｂ、Ｅ、Ｃで示す各端子は第１図のそれ
と対応して示しである。
第３図はこの発明の第２の実施例を示す断面図であり、
上記第１図の応用例である。絶縁ゲート型トランジスタ
を３個形成し、そのうちのドレインの一端にバイポーラ
トランジスタのベースが接続されている構造を示す。
上記第１図の応用例である。絶縁ゲート型トランジスタ
を３個形成し、そのうちのドレインの一端にバイポーラ
トランジスタのベースが接続されている構造を示す。
Ｐ型半導体基板３０１にＮ゛゛拡散領域３０２か形成さ
れ、その底部にはＮ゛型埋込み拡散層３０３が形成され
ている。拡散領域３０２にはＰチャネル絶縁ゲート型ト
ランジスタＭＴｒ２〜ＭＴｒ４及びＮＰＮ型のバイポー
ラトランジスタＢＴ ｒ２が形成されている。第１図の
実施例と同様にＢＴ ｒ２のコレクタは拡散領域３０２
に相当し、ＭＴｒ２〜ＭＴｒ４のバックゲートを兼ねて
いる。
れ、その底部にはＮ゛型埋込み拡散層３０３が形成され
ている。拡散領域３０２にはＰチャネル絶縁ゲート型ト
ランジスタＭＴｒ２〜ＭＴｒ４及びＮＰＮ型のバイポー
ラトランジスタＢＴ ｒ２が形成されている。第１図の
実施例と同様にＢＴ ｒ２のコレクタは拡散領域３０２
に相当し、ＭＴｒ２〜ＭＴｒ４のバックゲートを兼ねて
いる。
また、絶縁膜３０３及びゲート電極３０４を隔てて拡散
領域３０２表面に形成されるＰ゛型領領域３０５うち、
ＭＴｒ２〜Ｍ Ｔ ｒ ４の互いに隣接する領域ではソ
ース ドレインの共有化がなされている。
領域３０２表面に形成されるＰ゛型領領域３０５うち、
ＭＴｒ２〜Ｍ Ｔ ｒ ４の互いに隣接する領域ではソ
ース ドレインの共有化がなされている。
ＢＴｒ２と隣り合うＭＴｒ２でもベースとドレインが共
有するＰ＋型領域３０６が形成されている。
有するＰ＋型領域３０６が形成されている。
なお、ＢＴ ｒ２はベース領域となるＰ型頭域３０７表
菌類域中にエミッタのＮ＋＋域３０８が形成され、拡散
領域３０２表面領域中にはコレクタ端子が接続されるＮ
゛゛域３０９が形成されている。このような構造により
、第４図のような回路を構成し、縮小化に寄与する。
菌類域中にエミッタのＮ＋＋域３０８が形成され、拡散
領域３０２表面領域中にはコレクタ端子が接続されるＮ
゛゛域３０９が形成されている。このような構造により
、第４図のような回路を構成し、縮小化に寄与する。
第５図はこの発明の第３の実施例を示す断面図である。
Ｐ型半導体基板５０１にＮ型拡散領域５０２、Ｎ＋型埋
め込み拡散層５０３が形成されている。
め込み拡散層５０３が形成されている。
Ｎ゛型拡散領域５０２表面菌類中でＮＰＮバイポーラト
ランジスタＢＴ ｒ８のベースとしてＰ型領域５０４が
形成されている。また、Ｐ型領域５０４表菌類域中には
Ｎチャネル絶縁ゲート型トランジスタＭＴｒ５〜ＭＴｒ
７が構成されている。ソース。
ランジスタＢＴ ｒ８のベースとしてＰ型領域５０４が
形成されている。また、Ｐ型領域５０４表菌類域中には
Ｎチャネル絶縁ゲート型トランジスタＭＴｒ５〜ＭＴｒ
７が構成されている。ソース。
ドレインとしてのＮ″″領域５０５を跨ぐように絶縁膜
５０Ｂを介してゲート電極５０７が形成されている。
５０Ｂを介してゲート電極５０７が形成されている。
また、ＢＴｒＳ側はベースとしてのＰ型領域５０４表菌
類域中にベース端子が接続されるＰ“型領域５０８、エ
ミッタのＮ”型領域５０９が形成され、拡散領域５０２
にはコレクタ端子が接続されるＮ＋型領領域５１０形成
されている。このような構造により、第６図のような回
路を構成する。
類域中にベース端子が接続されるＰ“型領域５０８、エ
ミッタのＮ”型領域５０９が形成され、拡散領域５０２
にはコレクタ端子が接続されるＮ＋型領領域５１０形成
されている。このような構造により、第６図のような回
路を構成する。
第７図はこの発明の第４の実施例を示す断面図であり、
上記第５図の応用例である。Ｎ型半導体基板７０１に、
ラテラル構造のＮＰＮ型のバイポーラトランジスタＢＴ
ｒ４のベース拡散領域として形成されたＰ型拡散領域
７０２表菌類域中にＮチャネル絶縁ゲート型トランジス
タＭＴｒ８Ｍ Ｔ ｒ ９を構成している。ソース、ド
レインとしてのＮ“領域７０３を跨ぐように絶縁膜７０
４を介してゲート電極７０５が形成されている。また、
ＢＴｒＳ側はベースとしてのＰ型頭域７０２表面領域内
にベース端子が接続されるＰ＋型領域７０８、それぞれ
コレクタ、エミッタのＮ”型領域７０７７０８がラテラ
ルに形成されている。
上記第５図の応用例である。Ｎ型半導体基板７０１に、
ラテラル構造のＮＰＮ型のバイポーラトランジスタＢＴ
ｒ４のベース拡散領域として形成されたＰ型拡散領域
７０２表菌類域中にＮチャネル絶縁ゲート型トランジス
タＭＴｒ８Ｍ Ｔ ｒ ９を構成している。ソース、ド
レインとしてのＮ“領域７０３を跨ぐように絶縁膜７０
４を介してゲート電極７０５が形成されている。また、
ＢＴｒＳ側はベースとしてのＰ型頭域７０２表面領域内
にベース端子が接続されるＰ＋型領域７０８、それぞれ
コレクタ、エミッタのＮ”型領域７０７７０８がラテラ
ルに形成されている。
第８図はこの発明の第５の実施例を示す断面図であり、
上記第７図の応用例である。バイポーラトランジスタの
コレクタまたはエミッタが絶縁ゲート型トランジスタの
ソースまたはドレインを兼ねた構造になっており、プロ
セス的に分離が必要ないときに好適である。基板８０１
に、ラテラル構造のＮＰＮ型のバイポーラトランジスタ
ＢＴｒ５のベース拡散領域として形成されたＰ型拡散領
域８０２票ｍ面領域内にＮチャネル絶縁ゲート型トラン
ジスタＭＴｒｌＯ〜ＭＴｒ１２を構成している。ソ−ス
、ドレインとしてのＮ１領域８０３〜８０６相互間を跨
くように絶縁膜８０７を介してゲート電極８０８か形成
されている。また、ＢＴｒ４側はベースとしてのＰ小領
域８０２表面領域内にベース端子か接続されるＰ″型領
領域８０９エミッタのＮ＋型領領域８１Ｏ１してコレク
タと共存しているのが前記ＭＴｒｌＯのドレインで共に
Ｎ″″領域８０３である。
上記第７図の応用例である。バイポーラトランジスタの
コレクタまたはエミッタが絶縁ゲート型トランジスタの
ソースまたはドレインを兼ねた構造になっており、プロ
セス的に分離が必要ないときに好適である。基板８０１
に、ラテラル構造のＮＰＮ型のバイポーラトランジスタ
ＢＴｒ５のベース拡散領域として形成されたＰ型拡散領
域８０２票ｍ面領域内にＮチャネル絶縁ゲート型トラン
ジスタＭＴｒｌＯ〜ＭＴｒ１２を構成している。ソ−ス
、ドレインとしてのＮ１領域８０３〜８０６相互間を跨
くように絶縁膜８０７を介してゲート電極８０８か形成
されている。また、ＢＴｒ４側はベースとしてのＰ小領
域８０２表面領域内にベース端子か接続されるＰ″型領
領域８０９エミッタのＮ＋型領領域８１Ｏ１してコレク
タと共存しているのが前記ＭＴｒｌＯのドレインで共に
Ｎ″″領域８０３である。
第９図はこの発明の第６の実施例を示す断面図であり、
この構造により、第１０図のようなり ｉ ＣＭＯ８の
インバータ回路を実現する。Ｐ型半導体基板９０１に、
それぞれＮＰＮ型のバイポーラトランジスタＢＴｒ６Ｂ
Ｔｒ７のコレクタとするＮ型拡散領域９０２ 、９０３
が設けられ、埋め込み拡散層９０４ ９０５が設けられ
ている。これら拡散領域９０２と９０３の間の基板上に
はＰ＋型分離領域９０６が形成される。
この構造により、第１０図のようなり ｉ ＣＭＯ８の
インバータ回路を実現する。Ｐ型半導体基板９０１に、
それぞれＮＰＮ型のバイポーラトランジスタＢＴｒ６Ｂ
Ｔｒ７のコレクタとするＮ型拡散領域９０２ 、９０３
が設けられ、埋め込み拡散層９０４ ９０５が設けられ
ている。これら拡散領域９０２と９０３の間の基板上に
はＰ＋型分離領域９０６が形成される。
Ｎ型拡散領域９０２上には絶縁膜９０７を介してゲート
電極９０８が形成され、これを隔てて基板上にはソース
ドレインとしてのＰ“型領域９０９゜９１０が形成さ
れてＰチャネルＭＯＳ）ランジスタＭＴｒ１３か構成さ
れている。このＮ＋＋域９１０はＰ型頭域９１１表菌類
域中にあり、ＢＴ ｒ６のベースとＭＴｒ１３のドレイ
ンとが共有している。
電極９０８が形成され、これを隔てて基板上にはソース
ドレインとしてのＰ“型領域９０９゜９１０が形成さ
れてＰチャネルＭＯＳ）ランジスタＭＴｒ１３か構成さ
れている。このＮ＋＋域９１０はＰ型頭域９１１表菌類
域中にあり、ＢＴ ｒ６のベースとＭＴｒ１３のドレイ
ンとが共有している。
ＢＴ ｒｆｉのエミッタはＰ型領域９１１に設けられた
Ｎ１型領域９１２であり、コレクタ端子は拡散領域９０
２表面領域内のＮ＋型領領域９１３接続される。
Ｎ１型領域９１２であり、コレクタ端子は拡散領域９０
２表面領域内のＮ＋型領領域９１３接続される。
Ｎ型拡散領域９０３表面にはＮＰＮ型のバイポーラトラ
ンジスタＢＴ ｒ７のベース拡散領域としてＰ型頭域９
１４が形成されている。このＰ型頭域９１４内にＮチャ
ネルＭＯＳ）ランジスタＭＴｒ１４が構成されている。
ンジスタＢＴ ｒ７のベース拡散領域としてＰ型頭域９
１４が形成されている。このＰ型頭域９１４内にＮチャ
ネルＭＯＳ）ランジスタＭＴｒ１４が構成されている。
ソース、ドレインとしてのＮ”領域９１５ Ｌ ９１Ｂ
を跨ぐように絶縁膜９１７を介してゲート電極９１８が
形成されている。また、ＢＴ ｒＴ側はベース端子が接
続されるＰ＋型領域９１９、エミッタのＮ“型領域９２
０がいずれもＰ型領域９１４表面領域内に形成されてい
る。また、拡散領域９０３にはコレクタ端子が接続され
るＮ＋型領領域９２１設けられている。このような構造
を用い、抵抗Ｒ１，Ｒ２を付加して配線がなされれば、
第１０図のような回路が構成される。
を跨ぐように絶縁膜９１７を介してゲート電極９１８が
形成されている。また、ＢＴ ｒＴ側はベース端子が接
続されるＰ＋型領域９１９、エミッタのＮ“型領域９２
０がいずれもＰ型領域９１４表面領域内に形成されてい
る。また、拡散領域９０３にはコレクタ端子が接続され
るＮ＋型領領域９２１設けられている。このような構造
を用い、抵抗Ｒ１，Ｒ２を付加して配線がなされれば、
第１０図のような回路が構成される。
上記各実施例の構成によれば、ＭＯＳトランジスタのバ
ックゲートがバイポーラトランジスタの一極と等電位に
なる場合、例えば第１０図の回路に示されるような場合
では拡散領域の共有化、動作領域の共有化をすることに
よって、後に施されるコンタクト、配線が省略でき、回
路構成が簡素化するので、チップ面積の縮小化が図れる
。
ックゲートがバイポーラトランジスタの一極と等電位に
なる場合、例えば第１０図の回路に示されるような場合
では拡散領域の共有化、動作領域の共有化をすることに
よって、後に施されるコンタクト、配線が省略でき、回
路構成が簡素化するので、チップ面積の縮小化が図れる
。
また、この発明を用いれば、特にバイポーラトランジス
タ・絶縁ゲート型トランジスタ混載のゲートアレイを構
成する場合、基本セルの機能に応じて絶縁ゲート型トラ
ンジスタ、バイポーラトランジスタを効率良く使い分け
、配線を容易にすることができる。以下、これについて
説明する。
タ・絶縁ゲート型トランジスタ混載のゲートアレイを構
成する場合、基本セルの機能に応じて絶縁ゲート型トラ
ンジスタ、バイポーラトランジスタを効率良く使い分け
、配線を容易にすることができる。以下、これについて
説明する。
第１１図（ａ）はこの発明をＢ１ＣＭＯＳゲートアレイ
に実施した第７の実施例によるパターン平面図であり、
第１１図（ｂ）は同図（ａ）のＡ−Ａ’ 線に沿った断
面図である。
に実施した第７の実施例によるパターン平面図であり、
第１１図（ｂ）は同図（ａ）のＡ−Ａ’ 線に沿った断
面図である。
基本セルは図面左側のＮチャネルＭＯＳトランジスタ列
の基本ブロック１１０１と図面右側のＰチャネルＭＯＳ
トランジスタ列の基本ブロック１１０２とからなる。
の基本ブロック１１０１と図面右側のＰチャネルＭＯＳ
トランジスタ列の基本ブロック１１０２とからなる。
まず、基本セルの基本ブロック１１０２には、Ｐチャネ
ルＭＯＳトランジスタ列内にバイポーラトランジスタが
構成されている。第１１図（ｂ）によれば、Ｐ型半導体
基板１１０３に形成されたＮ型拡散領域１１０４の底部
にはＮ型の埋め込み拡′散層１１ｏ５が形成されている
。Ｎ型拡散領域１１０４上にはゲート酸化膜１１０６を
介してゲート電極１１ｏ７が複数形成されている。Ｎ型
拡散領域１１０４表面領域中にはゲート電極１１０７そ
れぞれを隔ててソース、ドレイン領域となるＰ＋型領域
１１０８が各々形成されている。
ルＭＯＳトランジスタ列内にバイポーラトランジスタが
構成されている。第１１図（ｂ）によれば、Ｐ型半導体
基板１１０３に形成されたＮ型拡散領域１１０４の底部
にはＮ型の埋め込み拡′散層１１ｏ５が形成されている
。Ｎ型拡散領域１１０４上にはゲート酸化膜１１０６を
介してゲート電極１１ｏ７が複数形成されている。Ｎ型
拡散領域１１０４表面領域中にはゲート電極１１０７そ
れぞれを隔ててソース、ドレイン領域となるＰ＋型領域
１１０８が各々形成されている。
２つのゲート電極１１０７を有して３つに分けられたＰ
”型領域１１０８を１固まりとして構成されるＰチャネ
ルＭＯＳトランジスタＭＴｒ２１と２１’ の間には、
ＮＰＮ型のバイポーラトランジスタＢ Ｔ ｒ １１が
構成されている。二〇Ｂ Ｔ ｒ １１は、ベースとな
るＰ型頭域１１０９がＰ′″型領域１１０８に接してお
り、ベース端子が接続される部分とトランジスタＭＴｒ
２１のソース、ドレイン領域とが共有された構成となっ
ている。Ｐ型領域１１０９表面にはエミッ夕としてのＮ
゛型領領域１１１０形成されている。また、Ｐ型飴域１
１０９付近のＮ型拡散領域１１０４にはコレクタ端子か
接続されるＮ゛型領領域１１１１形成されており、この
Ｎ型拡散領域１１０４はＢ Ｔ ｒ １１のコレクタと
ＭＴｒ２１のバックゲートとを兼ねている。
”型領域１１０８を１固まりとして構成されるＰチャネ
ルＭＯＳトランジスタＭＴｒ２１と２１’ の間には、
ＮＰＮ型のバイポーラトランジスタＢ Ｔ ｒ １１が
構成されている。二〇Ｂ Ｔ ｒ １１は、ベースとな
るＰ型頭域１１０９がＰ′″型領域１１０８に接してお
り、ベース端子が接続される部分とトランジスタＭＴｒ
２１のソース、ドレイン領域とが共有された構成となっ
ている。Ｐ型領域１１０９表面にはエミッ夕としてのＮ
゛型領領域１１１０形成されている。また、Ｐ型飴域１
１０９付近のＮ型拡散領域１１０４にはコレクタ端子か
接続されるＮ゛型領領域１１１１形成されており、この
Ｎ型拡散領域１１０４はＢ Ｔ ｒ １１のコレクタと
ＭＴｒ２１のバックゲートとを兼ねている。
一方、基本セルの基本ブロック１１０１のＮチャネルＭ
ＯＳトランジスタＭ Ｔ ｒ ２２２２’ も、基板上
２つのゲート電極１１１２を有して３つに分けられたＮ
′″型領域１１１３を１固まりとして構成される。
ＯＳトランジスタＭ Ｔ ｒ ２２２２’ も、基板上
２つのゲート電極１１１２を有して３つに分けられたＮ
′″型領域１１１３を１固まりとして構成される。
ＭＴｒ２２と２２′の間の基板表面にはＭＴｒ２２（２
２’ ）のバックゲート取り出し部としてのＰ＋領域１
１１４、及び拡散抵抗１１１５が形成されている。
２’ ）のバックゲート取り出し部としてのＰ＋領域１
１１４、及び拡散抵抗１１１５が形成されている。
このようにＰチャネルＭＯＳトランジスタ列の基本ブロ
ック１１０１は、ブロック内にＮＰＮバイポーラトラン
ジスタＢ Ｔ ｒ １１を設けているが、ベースの拡散
領域をＭＯＳトランジスタのものと共有している。この
ため、それぞれ拡散領域を分ける場合に必要な分離領域
がなくなるために、小型化されている。
ック１１０１は、ブロック内にＮＰＮバイポーラトラン
ジスタＢ Ｔ ｒ １１を設けているが、ベースの拡散
領域をＭＯＳトランジスタのものと共有している。この
ため、それぞれ拡散領域を分ける場合に必要な分離領域
がなくなるために、小型化されている。
また、ＮチャネルＭＯＳトランジスタ列の基本ブロック
１１０１は、縦方向の長さかノ１イボーラトランジスタ
を持たないためにＰチャネルＭＯ３Ｉ−ランジスタ列の
基本ブロック１１０２に比べて短くてきるが、拡散抵抗
１１１５を配置することにより、長さを揃えている。
１１０１は、縦方向の長さかノ１イボーラトランジスタ
を持たないためにＰチャネルＭＯ３Ｉ−ランジスタ列の
基本ブロック１１０２に比べて短くてきるが、拡散抵抗
１１１５を配置することにより、長さを揃えている。
第１２図は、上記第１１図（ａ）における基本セルのパ
ターンの左右を逆にした構成のものである。すなわち、
この基本セルはＰチャネルＭＯＳトランジスタ列の基本
ブロック１１０１が左側てＮチャネルＭＯＳ）ランジス
タ列の基本ブロック１１０２は右側に配置されている。
ターンの左右を逆にした構成のものである。すなわち、
この基本セルはＰチャネルＭＯＳトランジスタ列の基本
ブロック１１０１が左側てＮチャネルＭＯＳ）ランジス
タ列の基本ブロック１１０２は右側に配置されている。
このような基本セルは、第１３図に示すように各基本ブ
ロック１１０１．１１０２がそれぞれ共にＹ−Ｙ′軸に
対して対称であるため、第１１図の基本セルを用いた機
能セルを設計すると、その鏡像のデータを用いることに
よって、容易に第１２図のような機能セルを構成するこ
とができる。
ロック１１０１．１１０２がそれぞれ共にＹ−Ｙ′軸に
対して対称であるため、第１１図の基本セルを用いた機
能セルを設計すると、その鏡像のデータを用いることに
よって、容易に第１２図のような機能セルを構成するこ
とができる。
第１４図に基本ブロック１１０１によるＮチャネルＭＯ
Ｓ）ランジスタ列と基本ブロック１１０２によるＰチャ
ネルＭＯＳトランジスタ列とを交互に配列したゲートア
レイを示す。ここで、前記第１１図（ａ）のような基本
セルを用いて機能セルＣＬ１か配置される。機能セルＣ
ＬＩの右隣のＮチャネルＭＯＳトランジスタ列（基本ブ
ロック１１０１）は機能セルとせずに配線領域Ｗとする
。配線領域Ｗの右隣から前記第１２図のような基本セル
を用いて機能セルＣＬ２が配置される。
Ｓ）ランジスタ列と基本ブロック１１０２によるＰチャ
ネルＭＯＳトランジスタ列とを交互に配列したゲートア
レイを示す。ここで、前記第１１図（ａ）のような基本
セルを用いて機能セルＣＬ１か配置される。機能セルＣ
ＬＩの右隣のＮチャネルＭＯＳトランジスタ列（基本ブ
ロック１１０１）は機能セルとせずに配線領域Ｗとする
。配線領域Ｗの右隣から前記第１２図のような基本セル
を用いて機能セルＣＬ２が配置される。
このように、ゲートアレイを機能セルＣＬＩ、その鏡像
の機能セルＣＬ２により構成することにより、基本セル
よりも幅の狭い配線領域Ｗを設定することができる。例
えば、基本セルの横幅が、配線グリッドで横幅１２グリ
ツドであるとすれば、従来は配線専用領域として１２グ
リツドおきにしか設定できないが、この発明を用いれば
、例えば、６グリツドで設定できるようになる。マスタ
スライス上に構成する回路の種類、配線層の数により配
線専用領域を必要最小限に設定して機能セルの配置配線
が行える。よって、配線領域の大きさ、位置設定に自由
度が増すと共にＭＯＳ）ランジスタ、バイポーラトラン
ジスタを効率良く使い分けできるように構成できる。こ
の結果、ゲートアレイ（マスタスライス）の利用効率が
向上し、回路の縮小化に寄与する。
の機能セルＣＬ２により構成することにより、基本セル
よりも幅の狭い配線領域Ｗを設定することができる。例
えば、基本セルの横幅が、配線グリッドで横幅１２グリ
ツドであるとすれば、従来は配線専用領域として１２グ
リツドおきにしか設定できないが、この発明を用いれば
、例えば、６グリツドで設定できるようになる。マスタ
スライス上に構成する回路の種類、配線層の数により配
線専用領域を必要最小限に設定して機能セルの配置配線
が行える。よって、配線領域の大きさ、位置設定に自由
度が増すと共にＭＯＳ）ランジスタ、バイポーラトラン
ジスタを効率良く使い分けできるように構成できる。こ
の結果、ゲートアレイ（マスタスライス）の利用効率が
向上し、回路の縮小化に寄与する。
第１５図はこの発明をＢ１ＣＭＯＳゲートアレイに実施
した第８の実施例によるパターン平面図である。
した第８の実施例によるパターン平面図である。
基本セルはＮチャネルＭＯＳトランジスタＭＴｒ２３
２３’の列の基本ブロック１５０１、ＰチャネルＭＯＳ
）ランジスタＭ Ｔ ｒ ２４．２４’ の列の基本ブ
ロック１５０２とからなる。前記第１１図（ａ）と同一
の箇所には同一符号を付している。第１１図（ａ）に示
した実施例では、バイポーラトランジスタＢＴｒｌｌの
エミッタ、コレクタ、ベースが一列に並んでいたが、こ
の第１５図の実施例のバイポーラトランジスタＢ Ｔ
ｒ １２では、コレクタ端子が接続されるＮ“型領域１
１１１が、エミッタとなるＮ＋型領領域１１１０両隣に
配置されている。これにより、基本ブロック１５０２の
縦方向の長さは第１１図の基本ブロック１１０２の構成
に比べて短縮される。これに伴って、基本ブロック１５
０１の長さも拡散抵抗１１１５の配置を適当に変更する
ことによって基本ブロック１５０２に揃えておく。
２３’の列の基本ブロック１５０１、ＰチャネルＭＯＳ
）ランジスタＭ Ｔ ｒ ２４．２４’ の列の基本ブ
ロック１５０２とからなる。前記第１１図（ａ）と同一
の箇所には同一符号を付している。第１１図（ａ）に示
した実施例では、バイポーラトランジスタＢＴｒｌｌの
エミッタ、コレクタ、ベースが一列に並んでいたが、こ
の第１５図の実施例のバイポーラトランジスタＢ Ｔ
ｒ １２では、コレクタ端子が接続されるＮ“型領域１
１１１が、エミッタとなるＮ＋型領領域１１１０両隣に
配置されている。これにより、基本ブロック１５０２の
縦方向の長さは第１１図の基本ブロック１１０２の構成
に比べて短縮される。これに伴って、基本ブロック１５
０１の長さも拡散抵抗１１１５の配置を適当に変更する
ことによって基本ブロック１５０２に揃えておく。
このような構成によれば、基本セルは、第１６図に示す
ように各基本ブロック１５０１．１５０２が共にＹ−Ｙ
’軸に対して、また、ｘ−ｘ’軸に対しても対称となる
。このため、第１５図の基本セルを用いた機能セルを設
計する際、第１１図と同様にトランジスタ列単位で配線
領域が設定できるのはもちろんのこと、機能セルを配置
する際に左右どちらでも、鏡像でも元のままでも効率の
良い方を選んで設計することができる。
ように各基本ブロック１５０１．１５０２が共にＹ−Ｙ
’軸に対して、また、ｘ−ｘ’軸に対しても対称となる
。このため、第１５図の基本セルを用いた機能セルを設
計する際、第１１図と同様にトランジスタ列単位で配線
領域が設定できるのはもちろんのこと、機能セルを配置
する際に左右どちらでも、鏡像でも元のままでも効率の
良い方を選んで設計することができる。
第１７図（ａ）はこの発明をＢ１ＣＭＯＳゲートアレイ
に実施した第９の実施例によるパターン平面図であり、
第１７図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った断面
図である。
に実施した第９の実施例によるパターン平面図であり、
第１７図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った断面
図である。
基本セルはＮチャネルＭＯＳトランジスタ列の基本ブロ
ック１７０１、ＰチャネルＭＯＳトランジスタ列の基本
ブロック１７０２とからなる。これら両基本ブロックそ
れぞれにおいてＭＯＳトランジスタ間にはＮＰＮバイポ
ーラトランジスタが形成されている。
ック１７０１、ＰチャネルＭＯＳトランジスタ列の基本
ブロック１７０２とからなる。これら両基本ブロックそ
れぞれにおいてＭＯＳトランジスタ間にはＮＰＮバイポ
ーラトランジスタが形成されている。
ます、基本ブロック１７０１を第１７図（ｂ）を参照し
て説明する。Ｐ型半導体基板１７０３上のＰ型拡散領域
１７０４上には、ゲート絶縁膜１７０５を介してゲート
電極１７０６が２個形成されている。ゲート電極１７０
Ｂそれぞれを隔ててＰ型拡散領域１７０４表面にはソー
ス ドレイン領域となるＮ＋型領領域１７０７各々形成
されている。
て説明する。Ｐ型半導体基板１７０３上のＰ型拡散領域
１７０４上には、ゲート絶縁膜１７０５を介してゲート
電極１７０６が２個形成されている。ゲート電極１７０
Ｂそれぞれを隔ててＰ型拡散領域１７０４表面にはソー
ス ドレイン領域となるＮ＋型領領域１７０７各々形成
されている。
また、Ｐ型半導体基板１７０３上のＮ型拡散領域１７０
８はバイポーラトランジスタＢＴｒ１３のコレクタとな
るものであり、その底部にはＮ′″型の埋め込み拡散層
１７０９が形成されている。また、Ｎ型拡散領域１７０
８端部にはコレクタ端子が接続されるＮ＋型領領域１７
１０形成されている。Ｎ型拡散領域１７０８の表面領域
中にはＢ Ｔ ｒ １３のエミッタとなるＰ型拡散領域
１７１１が形成されている。このＰ型拡散領域１７１１
の表面領域中にはＢ Ｔ ｒ １３のベースとなるＮ＋
型領領域１７１２びエミッタ端子が接続されるＰ＋型拡
散領域１７１３が形成される。Ｐ型拡散領域１７１１上
にはＭＴｒ２５と同様に、ゲート絶縁膜１７０５を介し
てゲート電極１７０６が２個形成され、これを隔てたＰ
型拡散領域１７１１表面にはソース、ドレイン領域とな
るＮ０型領域１７０７が各々形成されている。
８はバイポーラトランジスタＢＴｒ１３のコレクタとな
るものであり、その底部にはＮ′″型の埋め込み拡散層
１７０９が形成されている。また、Ｎ型拡散領域１７０
８端部にはコレクタ端子が接続されるＮ＋型領領域１７
１０形成されている。Ｎ型拡散領域１７０８の表面領域
中にはＢ Ｔ ｒ １３のエミッタとなるＰ型拡散領域
１７１１が形成されている。このＰ型拡散領域１７１１
の表面領域中にはＢ Ｔ ｒ １３のベースとなるＮ＋
型領領域１７１２びエミッタ端子が接続されるＰ＋型拡
散領域１７１３が形成される。Ｐ型拡散領域１７１１上
にはＭＴｒ２５と同様に、ゲート絶縁膜１７０５を介し
てゲート電極１７０６が２個形成され、これを隔てたＰ
型拡散領域１７１１表面にはソース、ドレイン領域とな
るＮ０型領域１７０７が各々形成されている。
従って基本ブロック１７０１は、各々２つのゲート電極
１７０６を有して３つに分けられたＮ”型領域１７０７
を１固まりとして構成されるＮチャネルＭＯ８）ランジ
スタＭＴｒ２５と２５′ との間にＢＴｒ１３が形成さ
れた構成になる。
１７０６を有して３つに分けられたＮ”型領域１７０７
を１固まりとして構成されるＮチャネルＭＯ８）ランジ
スタＭＴｒ２５と２５′ との間にＢＴｒ１３が形成さ
れた構成になる。
一方、基本セルの基本ブロック１７０２は、Ｐチャネル
ＭＯＳトランジスタＭ Ｔ ｒ ２６．２６’が基板上
２つのゲート電極１７１４を有して３つに分けられたＰ
＋型領域１７１５を１固まりとして構成され、このＭＴ
ｒ２Ｂと２８’ との間にＢ Ｔ ｒ １４が形成され
た構成である。この基本ブロック１７０２は、前記第１
１図（ｂ）と同様の構成であり、Ｍ Ｔ ｒ ２８．２
ｆｉ’ それぞれの間のＮ型領域表面にはバイポーラト
ランジスタＢ Ｔ ｒ １４のコレクタ端子が接続され
るＮ＋型領領域１７１Ｂエミッタ端子が接続されるＮ＋
型領領域１７１７形成され、さらに、上記基本ブロック
１７０１の縦方向の長さを揃えるため拡散抵抗１７１ｇ
が設けられている。ここでも、ＢＴｒ１４のベースはＭ
Ｔｒ２６’のＰ＋型領域１７１５の一領域と共有してお
り、Ｍ Ｔ ｒ ２６．２６’のバックゲートはＢ Ｔ
ｒ １４のコレクタと共有している。なお、上記拡散
抵抗１７１８は、基本ブロック１７０１中両側にも設け
られている。
ＭＯＳトランジスタＭ Ｔ ｒ ２６．２６’が基板上
２つのゲート電極１７１４を有して３つに分けられたＰ
＋型領域１７１５を１固まりとして構成され、このＭＴ
ｒ２Ｂと２８’ との間にＢ Ｔ ｒ １４が形成され
た構成である。この基本ブロック１７０２は、前記第１
１図（ｂ）と同様の構成であり、Ｍ Ｔ ｒ ２８．２
ｆｉ’ それぞれの間のＮ型領域表面にはバイポーラト
ランジスタＢ Ｔ ｒ １４のコレクタ端子が接続され
るＮ＋型領領域１７１Ｂエミッタ端子が接続されるＮ＋
型領領域１７１７形成され、さらに、上記基本ブロック
１７０１の縦方向の長さを揃えるため拡散抵抗１７１ｇ
が設けられている。ここでも、ＢＴｒ１４のベースはＭ
Ｔｒ２６’のＰ＋型領域１７１５の一領域と共有してお
り、Ｍ Ｔ ｒ ２６．２６’のバックゲートはＢ Ｔ
ｒ １４のコレクタと共有している。なお、上記拡散
抵抗１７１８は、基本ブロック１７０１中両側にも設け
られている。
このような構成によれば、第１６図（ｂ）に示されるよ
うに、バイポーラトランジスタＢ Ｔ ｒ １３のベー
スとなるＰ型拡散領域１７１１の表面にＮチャネルＭＯ
ＳトランジスタＭＴｒ２５’ を構成している。このた
め、このトランジスタＭＴｒ２５を使う場合、ソースと
バックゲートが同電位でかつ基板変調がかからないとい
う利点がある。
うに、バイポーラトランジスタＢ Ｔ ｒ １３のベー
スとなるＰ型拡散領域１７１１の表面にＮチャネルＭＯ
ＳトランジスタＭＴｒ２５’ を構成している。このた
め、このトランジスタＭＴｒ２５を使う場合、ソースと
バックゲートが同電位でかつ基板変調がかからないとい
う利点がある。
［発明の効果コ
以上説明したようにこの発明によれば、バイポーラトラ
ンジスタの一極と絶縁ゲート型トランジスタのバックゲ
ートが共通で同一の拡散領域を用いているため、配線の
省略に伴う回路の縮小化がなされ、ゲートアレイの基本
セルの面積の縮小化に寄与する。この結果、ゲートアレ
イでは配線領域の縮小化と共に機能セルか縮小てき、ト
ランジスタの利用効率が向上することにより、高集積可
能なバイポーラトランジスタ・絶縁ゲート型トランジス
タ混載半導体装置か提供できる。
ンジスタの一極と絶縁ゲート型トランジスタのバックゲ
ートが共通で同一の拡散領域を用いているため、配線の
省略に伴う回路の縮小化がなされ、ゲートアレイの基本
セルの面積の縮小化に寄与する。この結果、ゲートアレ
イでは配線領域の縮小化と共に機能セルか縮小てき、ト
ランジスタの利用効率が向上することにより、高集積可
能なバイポーラトランジスタ・絶縁ゲート型トランジス
タ混載半導体装置か提供できる。
第１図はこの発明の一実施例による構成の断面図、
第２図は第１図の構成により実現される等価回路図、
第３図はこの発明の第２の実施例を示す断面図、第４図
は第３図の構成により実現される等価回路図、 第５図はこの発明の第３の実施例を示す断面図、第６図
は第５図の構成により実現される等価回路図、 第７図はこの発明の第４の実施例を示す断面図、第８図
はこの発明の第５の実施例を示す断面図、第９図はこの
発明の第６の実施例を示す断面図、第１０図は第９図の
構成により実現される等価回路図、 第１１図（ａ）はこの発明をＢ ｉ ＣＭ○Ｓケートア
レイに実施した第７の実施例によるパターン平面図、 第１１図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面
図、 第１２図は、第１１図（ａ）における基本セルのパター
ンの左右を逆にした構成の断面図、第１３図は第１１図
（ａ）における基本ブロックのパターンの対称性を示す
構成図、 第１４図はこの発明を利用したＢｉＣ〜１０Ｓゲートア
レイの構成図、 第１５図はこの発明をＢ１ＣＭＯＳゲートアレイに実施
した第８の実施例によるパターン平面図、第１６図は第
１５図における基本ブロックのパターンの対称性を示す
構成図、 第１７図（ａ）はこの発明をＢ１ＣＭＯＳゲートアレイ
に実施した第９の実施例によるパターン平面図、 第１７図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った断面
図、 第１８図（ａ）は従来のＢ１−ＭＯＳＩＣの構成を示す
断面図、 第１９図は第１８図の構成を用いて配線され実現される
等価回路図である。 ＭＴｒｌＢＴｒｌ １０１・・・Ｐ型半導体基板、１．０２・・・Ｎ型拡散
領域、１０３・・・埋め込み拡散層、１０４・・・絶縁
膜、１０５・・・ゲート電極、１０６． １０７． １
０９・・・Ｐ”型領域、１０８・・・Ｐ型領域、１１０
．１１１・・・Ｎ＋領領域第１１！ｉ１ ８願人代理人 弁理士 鈴江武彦 第２図 第 図 ８Ｔ「４ Ｔｒ８ Ｔｒ９ 第 ７図 第 図 第 図 １ｏ１ 第１４ 図 手 続 補 正 書（方式） 補正の内容 明細書第２９頁第２行目に、「第１８図（ａ）」とある
を「第１８図」と補正する。 １、事件の表示 特願平２−２２２２５６号 ２、発明の名称 バイポーラトランジスタ・絶縁ゲート型トランジスタ混
載半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号
は第３図の構成により実現される等価回路図、 第５図はこの発明の第３の実施例を示す断面図、第６図
は第５図の構成により実現される等価回路図、 第７図はこの発明の第４の実施例を示す断面図、第８図
はこの発明の第５の実施例を示す断面図、第９図はこの
発明の第６の実施例を示す断面図、第１０図は第９図の
構成により実現される等価回路図、 第１１図（ａ）はこの発明をＢ ｉ ＣＭ○Ｓケートア
レイに実施した第７の実施例によるパターン平面図、 第１１図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面
図、 第１２図は、第１１図（ａ）における基本セルのパター
ンの左右を逆にした構成の断面図、第１３図は第１１図
（ａ）における基本ブロックのパターンの対称性を示す
構成図、 第１４図はこの発明を利用したＢｉＣ〜１０Ｓゲートア
レイの構成図、 第１５図はこの発明をＢ１ＣＭＯＳゲートアレイに実施
した第８の実施例によるパターン平面図、第１６図は第
１５図における基本ブロックのパターンの対称性を示す
構成図、 第１７図（ａ）はこの発明をＢ１ＣＭＯＳゲートアレイ
に実施した第９の実施例によるパターン平面図、 第１７図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った断面
図、 第１８図（ａ）は従来のＢ１−ＭＯＳＩＣの構成を示す
断面図、 第１９図は第１８図の構成を用いて配線され実現される
等価回路図である。 ＭＴｒｌＢＴｒｌ １０１・・・Ｐ型半導体基板、１．０２・・・Ｎ型拡散
領域、１０３・・・埋め込み拡散層、１０４・・・絶縁
膜、１０５・・・ゲート電極、１０６． １０７． １
０９・・・Ｐ”型領域、１０８・・・Ｐ型領域、１１０
．１１１・・・Ｎ＋領領域第１１！ｉ１ ８願人代理人 弁理士 鈴江武彦 第２図 第 図 ８Ｔ「４ Ｔｒ８ Ｔｒ９ 第 ７図 第 図 第 図 １ｏ１ 第１４ 図 手 続 補 正 書（方式） 補正の内容 明細書第２９頁第２行目に、「第１８図（ａ）」とある
を「第１８図」と補正する。 １、事件の表示 特願平２−２２２２５６号 ２、発明の名称 バイポーラトランジスタ・絶縁ゲート型トランジスタ混
載半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号
Claims (6)
- （１）半導体基板上にベース、エミッタ、コレクタのう
ちの第１の活性領域がウェル状に形成された第１極性の
バイポーラトランジスタと、 前記バイポーラトランジスタの第１の活性領域とバック
ゲートが共有し、かつソース、ドレイン領域がこの第１
の活性領域表面中に形成された第１導電型の絶縁ゲート
型トランジスタと、 前記第１の活性領域表面中に設けられた前記バイポーラ
トランジスタの第１の活性領域以外の第２、第３の活性
領域と を具備したことを特徴とするバイポーラトランジスタ・
絶縁ゲート型トランジスタ混載半導体装置。 - （２）半導体基板上にベース、エミッタ、コレクタのう
ちの第１の活性領域がウェル状に形成された第１極性の
バイポーラトランジスタと、 前記バイポーラトランジスタの第１の活性領域とバック
ゲートが共有し、かつソース、ドレイン領域がこの第１
の活性領域表面中に形成された第１導電型の絶縁ゲート
型トランジスタと、 前記第１の活性領域表面中に設けられた前記バイポーラ
トランジスタの第１の活性領域以外の第２、第３の活性
領域とを具備し、これら形成領域を前記基板上に列状に
配列しマスタスライスとして構成したことを特徴とする
バイポーラトランジスタ・絶縁ゲート型トランジスタ混
載半導体装置。 - （３）前記バイポーラトランジスタの第２、第３の活性
領域のうち少なくとも一領域は前記第１導電型の絶縁ゲ
ート型トランジスタのソース、ドレイン領域のうちの一
領域を共有することを特徴とする請求項１または２記載
のバイポーラトランジスタ・絶縁ゲート型トランジスタ
混載半導体装置。 - （４）半導体基板上にベース、エミッタ、コレクタのう
ちの第１の活性領域がウェル状に形成された第１極性の
バイポーラトランジスタと、 前記バイポーラトランジスタを挟むように配置される、
バックゲートが前記第１の活性領域と共有し、ゲート電
極で分離されたソース、ドレイン領域がこの第１の活性
領域表面中に形成された第１導電型の第１の絶縁ゲート
型トランジスタ及びバックゲートが前記第１の活性領域
と共有し、かつゲート電極で分離されたソース、ドレイ
ンのうちの一領域がこの第１の活性領域表面中に形成さ
れた前記バイポーラトランジスタの第１の活性領域以外
の第２、第３の活性領域のうちの一領域と共有している
第１導電型の第２の絶縁ゲート型トランジスタとから構
成され、一定の周期性を有して配列されるパターンが左
右対称の第１の基本ブロックと、 前記第１の基本ブロックと同じ周期性を有して第２導電
型の絶縁ゲート型トランジスタが配列されパターンが左
右対称の第２の基本ブロックとを具備し、 前記第１の基本ブロックの配列と第２の基本ブロックの
配列とが交互に配設されゲートアレイを構成することを
特徴とするバイポーラトランジスタ・絶縁ゲート型トラ
ンジスタ混載半導体装置。 - （５）前記バイポーラトランジスタはＮＰＮ型、前記第
１の絶縁ゲート型トランジスタはＰチャネル型、前記第
２の絶縁ゲート型トランジスタはＮチャネル型であり、
第２の基本ブロックにはバイポーラトランジスタを含ま
ない構成であることを特徴とする請求項４記載のバイポ
ーラトランジスタ・絶縁ゲート型トランジスタ混載半導
体装置。 - （６）前記第１、第２の基本ブロックのパターンは各々
上下、左右に対称であることを特徴とする請求項４記載
のバイポーラトランジスタ・絶縁ゲート型トランジスタ
混載半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222256A JPH04103161A (ja) | 1990-08-22 | 1990-08-22 | バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置 |
| US07/747,864 US5272366A (en) | 1990-08-22 | 1991-08-20 | Bipolar transistor/insulated gate transistor hybrid semiconductor device |
| KR1019910014397A KR950007345B1 (ko) | 1990-08-22 | 1991-08-21 | 바이폴라 트랜지스터·절연 게이트형 트랜지스터 혼재 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222256A JPH04103161A (ja) | 1990-08-22 | 1990-08-22 | バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103161A true JPH04103161A (ja) | 1992-04-06 |
Family
ID=16779544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222256A Pending JPH04103161A (ja) | 1990-08-22 | 1990-08-22 | バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5272366A (ja) |
| JP (1) | JPH04103161A (ja) |
| KR (1) | KR950007345B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579651B2 (en) | 2005-03-30 | 2009-08-25 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7629214B2 (en) | 2005-03-30 | 2009-12-08 | Sanyo Electric Co., Ltd. | Method of making a transistor with a sloped drain diffusion layer |
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|---|---|---|---|---|
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| US20020125537A1 (en) * | 2000-05-30 | 2002-09-12 | Ting-Wah Wong | Integrated radio frequency circuits |
| DE10111152C2 (de) * | 2001-03-08 | 2003-02-06 | Infineon Technologies Ag | Halbleiterbauelement mit isolierter Basis |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| EP0177336B1 (en) * | 1984-10-03 | 1992-07-22 | Fujitsu Limited | Gate array integrated device |
| US4675561A (en) * | 1985-11-15 | 1987-06-23 | Precision Monolithics, Inc. | FET output drive circuit with parasitic transistor inhibition |
| JPH0831581B2 (ja) * | 1988-02-19 | 1996-03-27 | 株式会社東芝 | 半導体装置 |
| JP2632420B2 (ja) * | 1989-02-23 | 1997-07-23 | 三菱電機株式会社 | 半導体集積回路 |
| US5107147A (en) * | 1989-05-15 | 1992-04-21 | Texas Instruments Incorporated | Base cell for semi-custom circuit with merged technology |
-
1990
- 1990-08-22 JP JP2222256A patent/JPH04103161A/ja active Pending
-
1991
- 1991-08-20 US US07/747,864 patent/US5272366A/en not_active Expired - Lifetime
- 1991-08-21 KR KR1019910014397A patent/KR950007345B1/ko not_active Expired - Fee Related
Patent Citations (2)
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| US7629214B2 (en) | 2005-03-30 | 2009-12-08 | Sanyo Electric Co., Ltd. | Method of making a transistor with a sloped drain diffusion layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007345B1 (ko) | 1995-07-10 |
| KR920005391A (ko) | 1992-03-28 |
| US5272366A (en) | 1993-12-21 |
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