JPH0268966A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0268966A JPH0268966A JP63221169A JP22116988A JPH0268966A JP H0268966 A JPH0268966 A JP H0268966A JP 63221169 A JP63221169 A JP 63221169A JP 22116988 A JP22116988 A JP 22116988A JP H0268966 A JPH0268966 A JP H0268966A
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- region
- semiconductor
- semiconductor area
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、電界効果を半導体装置に関するものであり
、特にその破壊耐量向上のための改良構造に関するもの
である。
、特にその破壊耐量向上のための改良構造に関するもの
である。
〔従来の技術］
第５図は従来のｎチャネル形パワーＭＯ８ＦＥＴの多角
形に形成された複数の基本ＭＯＳユニットセルの表面を
示した平面図である。また第６図は第５図に示すＩ−Ｉ
線部の断面図である。
形に形成された複数の基本ＭＯＳユニットセルの表面を
示した平面図である。また第６図は第５図に示すＩ−Ｉ
線部の断面図である。
第６図においてｎ 形ドレイン領域１ａの上にｎ−形ド
レイン領域１ｂが形成される。ｎ−形ドレイン領域１ｂ
の表面内に複数のｐ形半導体領域２が分離して選択的に
形成される。ｐ形半導体領域２は、第５図に示す表面に
おいて一般に多角形状となっており、ここでは四角形状
となっている。
レイン領域１ｂが形成される。ｎ−形ドレイン領域１ｂ
の表面内に複数のｐ形半導体領域２が分離して選択的に
形成される。ｐ形半導体領域２は、第５図に示す表面に
おいて一般に多角形状となっており、ここでは四角形状
となっている。
ｐ形半導体領域２の表面内にその周囲に沿いかつ、ｎ−
形ドレイン領域１ｂとほぼ一定の間隔をおいて選択的に
、ｎ＋形ソース領域３が環状に形成される。この環状の
ｎ＋形ソース領域３とｎ−形ドレイン領［１ｂの間のｐ
形半導体Ｊｆｊ！２の表面付近をチャネル形成領域４と
する。また、ゲート絶縁膜５が各ブロック共通にチャネ
ル形成領域４上に形成される。その上にゲート電極６が
形成される。さらにソース電極７が、ρ形半導体領域２
の中央部表面とｎ＋形ソース領域３の一部表面を短絡接
続するように、各ブロック共通して形成される。ゲート
電極６とソース電極７は層間絶縁膜８によって絶縁分離
される。またドレイン電極９がｎ＋形トドレイン領域１
ａ裏面に形成される。
形ドレイン領域１ｂとほぼ一定の間隔をおいて選択的に
、ｎ＋形ソース領域３が環状に形成される。この環状の
ｎ＋形ソース領域３とｎ−形ドレイン領［１ｂの間のｐ
形半導体Ｊｆｊ！２の表面付近をチャネル形成領域４と
する。また、ゲート絶縁膜５が各ブロック共通にチャネ
ル形成領域４上に形成される。その上にゲート電極６が
形成される。さらにソース電極７が、ρ形半導体領域２
の中央部表面とｎ＋形ソース領域３の一部表面を短絡接
続するように、各ブロック共通して形成される。ゲート
電極６とソース電極７は層間絶縁膜８によって絶縁分離
される。またドレイン電極９がｎ＋形トドレイン領域１
ａ裏面に形成される。
次に動作について説明する。第５図に示す従来のパワー
ＭＯ８ＦＥＴにおいて、ドレイン電極９とソース電極７
との間にドレイン電圧Ｖ。８を印加する。またゲート電
極６とソース電極７との間にゲート電圧ｖＧＳを印加す
ると、チャネル形成領域４にチャネルが形成され、この
チャネルを通じてドレイン電極９とソース電極７との間
にドレイン電流１ が流れ出す。このドレイン電流Ｉ。
ＭＯ８ＦＥＴにおいて、ドレイン電極９とソース電極７
との間にドレイン電圧Ｖ。８を印加する。またゲート電
極６とソース電極７との間にゲート電圧ｖＧＳを印加す
ると、チャネル形成領域４にチャネルが形成され、この
チャネルを通じてドレイン電極９とソース電極７との間
にドレイン電流１ が流れ出す。このドレイン電流Ｉ。
はゲ−ト電圧ｖＧＳによって制御される。なお、ｐ形半
導体領域２の中央部表面とｎ＋形ソース領域３の一部表
面とをソース電極７により短絡接続することによりチャ
ネル形成領域４の電位を定めている。
導体領域２の中央部表面とｎ＋形ソース領域３の一部表
面とをソース電極７により短絡接続することによりチャ
ネル形成領域４の電位を定めている。
次にこのパワーＭＯ３ＦＥＴの破壊モードについて説明
する。第７図は第６図に示す複数個の基本ＭＯＳユニッ
トセルを相互に隣接配置して構成したパワーＭＯ８ＦＥ
Ｔの出力特性を示したグラフである。横軸はドレイン電
圧Ｖ。８、縦軸はドレイン電流１９、パラメーターはゲ
ート電圧■。、である。トレイン電圧Ｖ が降伏電圧Ｖ
。に達するＳ と、ドレイン電流Ｉ。が急激に増加しパワーＭＯ８ＦＥ
Ｔｕ陣伏状態になる。パワーＭＯ３ＦＥＴに降伏電流Ｊ
。が流れると、この装置は瞬時に破壊する傾向を持つ。
する。第７図は第６図に示す複数個の基本ＭＯＳユニッ
トセルを相互に隣接配置して構成したパワーＭＯ８ＦＥ
Ｔの出力特性を示したグラフである。横軸はドレイン電
圧Ｖ。８、縦軸はドレイン電流１９、パラメーターはゲ
ート電圧■。、である。トレイン電圧Ｖ が降伏電圧Ｖ
。に達するＳ と、ドレイン電流Ｉ。が急激に増加しパワーＭＯ８ＦＥ
Ｔｕ陣伏状態になる。パワーＭＯ３ＦＥＴに降伏電流Ｊ
。が流れると、この装置は瞬時に破壊する傾向を持つ。
第８図（ａ）、（ｂ）は、基本ＭＯＳユニットセル部分
の概要構成の断面図およびその等何回路を示す接続図で
ある。第８図（ａ）に示すように、ｐ形半導体領域２内
には、各ｎ＋形ソース領域３の深さ方向に沿った内部抵
抗Ｒ１および、各ｎ＋形ソース領域３の底面に沿った内
部抵抗Ｒ３が存在する。
の概要構成の断面図およびその等何回路を示す接続図で
ある。第８図（ａ）に示すように、ｐ形半導体領域２内
には、各ｎ＋形ソース領域３の深さ方向に沿った内部抵
抗Ｒ１および、各ｎ＋形ソース領域３の底面に沿った内
部抵抗Ｒ３が存在する。
これらは第８図（ｂ）に示すように、ｐ形半導体領１ｊ
１２内において、ｎ＋形ソース領域３の深さ方向に沿っ
た合成内部抵抗Ｒ２および、それぞれのｎ＋形ソース領
域３の底面に沿った内部抵抗Ｒ３として表される。この
内部抵抗Ｒ８は、ｎ−形ソース領域１ｂ、ｐ形半導体領
［２およびｎ 形ソース領［３から成る奇生トランジス
タＴ、のベース抵抗となる。またｎ 形ドレイン領１１
ｂとｐ形半導体領域２とでダイオードＤを形成している
。
１２内において、ｎ＋形ソース領域３の深さ方向に沿っ
た合成内部抵抗Ｒ２および、それぞれのｎ＋形ソース領
域３の底面に沿った内部抵抗Ｒ３として表される。この
内部抵抗Ｒ８は、ｎ−形ソース領域１ｂ、ｐ形半導体領
［２およびｎ 形ソース領［３から成る奇生トランジス
タＴ、のベース抵抗となる。またｎ 形ドレイン領１１
ｂとｐ形半導体領域２とでダイオードＤを形成している
。
ソース電極７とドレイン電極９間に印加されているドレ
イン電圧ＶＤ８を増加させていき、ｎ 形ドレイン領域
１ｂとｐ形半導体領域２とで形成されているダイオード
Ｄの降伏電圧に達すると、第８図（ａ）に矢印で示すよ
うに降伏電流がＪ。流れる。降伏電流Ｊ。がｎ＋形ソー
ス領域３の底面に流れ込むと、寄生トランジスタＴ、の
ベース電位が上昇する。この寄生トランジスタＴ が導
通と「 なる条件は、ベース、エミッタ間の電位差が０．６■よ
り大きくなることであるから次式（１）で与えられる。
イン電圧ＶＤ８を増加させていき、ｎ 形ドレイン領域
１ｂとｐ形半導体領域２とで形成されているダイオード
Ｄの降伏電圧に達すると、第８図（ａ）に矢印で示すよ
うに降伏電流がＪ。流れる。降伏電流Ｊ。がｎ＋形ソー
ス領域３の底面に流れ込むと、寄生トランジスタＴ、の
ベース電位が上昇する。この寄生トランジスタＴ が導
通と「 なる条件は、ベース、エミッタ間の電位差が０．６■よ
り大きくなることであるから次式（１）で与えられる。
ＪｏＸＲａ＞ ０．６ （Ｖ） −・
・（１）なお、ｎ＋形ソース領域３の深さ方向に沿って
存在する合成内部抵抗Ｒ２は内部抵抗Ｒａに比べて充分
小さいので、無視できるものとする。奇生トランジスタ
Ｔ、に、式（１）を満足するような降伏電流Ｊ。が流れ
込むと、寄生トランジスタＴ、が導通状態となる。
・（１）なお、ｎ＋形ソース領域３の深さ方向に沿って
存在する合成内部抵抗Ｒ２は内部抵抗Ｒａに比べて充分
小さいので、無視できるものとする。奇生トランジスタ
Ｔ、に、式（１）を満足するような降伏電流Ｊ。が流れ
込むと、寄生トランジスタＴ、が導通状態となる。
この時、寄生トランジスタＴ、に流れるコレクタ電流は
、ベース電流と寄生トランジスタＴ の直流電流増幅率
ｈＦＥの積となる。通常、直流電流増幅率”ＦＥは非常
に大きい値であり、寄生トランジスタＴｒに流れるコレ
クタ電流は大電流となる。
、ベース電流と寄生トランジスタＴ の直流電流増幅率
ｈＦＥの積となる。通常、直流電流増幅率”ＦＥは非常
に大きい値であり、寄生トランジスタＴｒに流れるコレ
クタ電流は大電流となる。
そのため短時間のうちに大電流が流れ、パワーＭＯ３Ｆ
ＥＴが破壊されてしまう。
ＥＴが破壊されてしまう。
従来のパワーＭＯ８ＦＥＴなどの電界効果型半導体装置
は以上のように構成されているので、破壊耐量が小さく
、過負荷がかかると瞬時に破壊する傾向があった。
は以上のように構成されているので、破壊耐量が小さく
、過負荷がかかると瞬時に破壊する傾向があった。
この発明は上記のような問題点を解消するためになされ
たもので破壊耐量を向上し、過負荷ががかつても破壊し
にくい電界効果型半導体装置を得ることを目的とする。
たもので破壊耐量を向上し、過負荷ががかつても破壊し
にくい電界効果型半導体装置を得ることを目的とする。
この発明に係る電界効果型半導体装置は、第１導電型の
第１の半導体領域と、前記第１の半導体領域の表面内に
形成された第２導電型の第２の半導体領域と、前記第２
の半導体領域の表面内に形成された第１導電型の第３の
半導体領域と、前記第３の半導体領域の底面と前記第２
の半導体領域との間に形成され、前記第２および第３の
半導体領域間のキャリアの注入効率を低下させる緩衝層
と、前記第１の半導体領域と前記第３の半導体領域間の
前記第２の半導体領域表面上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極と、前
記第３の半導体領域の表面上および前記第２の半導体領
域の表面上に形成された電極とを備えたものである。
第１の半導体領域と、前記第１の半導体領域の表面内に
形成された第２導電型の第２の半導体領域と、前記第２
の半導体領域の表面内に形成された第１導電型の第３の
半導体領域と、前記第３の半導体領域の底面と前記第２
の半導体領域との間に形成され、前記第２および第３の
半導体領域間のキャリアの注入効率を低下させる緩衝層
と、前記第１の半導体領域と前記第３の半導体領域間の
前記第２の半導体領域表面上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極と、前
記第３の半導体領域の表面上および前記第２の半導体領
域の表面上に形成された電極とを備えたものである。
（作用〕
この発明における緩衝層は、第３の半導体領域の底面と
第２の半導体領域との間に形成されているので、第２の
半導体￥Ａ域と第３の半導体領域間のキャリアの注入効
率が低下する。
第２の半導体領域との間に形成されているので、第２の
半導体￥Ａ域と第３の半導体領域間のキャリアの注入効
率が低下する。
（実施例）
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるｎチャネル形パワーＭＯ
８ＦＥＴの基本ＭＯＳユニットセルの断面図である。ｎ
形ソース領域３の底面とｐ形半導体領域２との間に酸
化層１０が形成されている。この酸化層１０は、ｐ形半
導体領域２とｎ＋形ソース領域３との間のキャリアの注
入効率を低下させるためのものである。なお酸化層１０
はチャネル形成領域４とは離れて形成されているので、
ｎチャネル形パワーＭＯ８ＦＥＴの本来の動作には影響
を与えない。
図はこの発明の一実施例によるｎチャネル形パワーＭＯ
８ＦＥＴの基本ＭＯＳユニットセルの断面図である。ｎ
形ソース領域３の底面とｐ形半導体領域２との間に酸
化層１０が形成されている。この酸化層１０は、ｐ形半
導体領域２とｎ＋形ソース領域３との間のキャリアの注
入効率を低下させるためのものである。なお酸化層１０
はチャネル形成領域４とは離れて形成されているので、
ｎチャネル形パワーＭＯ８ＦＥＴの本来の動作には影響
を与えない。
その他の構成は、前述した従来の複数個の基本ＭＯＳユ
ニットセルを相互に隣接配置して構成したパワーＭＯ８
ＦＥＴと同様である。またその動作も従来と同様である
。
ニットセルを相互に隣接配置して構成したパワーＭＯ８
ＦＥＴと同様である。またその動作も従来と同様である
。
次に製造方法について説明する。第２図（ａ）〜（ｈ）
はこの発明の一実施例によるｎチャネル形パワーＭＯ８
ＦＥＴの製造方法の一例を示す工程断面図である。
はこの発明の一実施例によるｎチャネル形パワーＭＯ８
ＦＥＴの製造方法の一例を示す工程断面図である。
第２図（ａ）において、ｎ＋形トドレイン領域１ａｎ
形ドレイン領域１ｂおよびゲート絶縁膜５を順次積層す
る。ｎ＋形トドレイン領域１ａよびｎ−形ドレイン領域
１ｂは、ｎ＋形シリコン基板上にｎ 形エピタキシャル
層が形成されたエピタキシャル基板を用いてもよい。第
２図（ｂ）において、ポリシリコンなどから成るゲート
電極６を積層しレジスト１１のパターンに応じてエツチ
ングを行う。第２図（Ｃ）において、ｐ形不純物のイオ
ン注入を行い、レジスト１１除去後拡散を施し、ｐ形半
導体領域２を形成する。
形ドレイン領域１ｂおよびゲート絶縁膜５を順次積層す
る。ｎ＋形トドレイン領域１ａよびｎ−形ドレイン領域
１ｂは、ｎ＋形シリコン基板上にｎ 形エピタキシャル
層が形成されたエピタキシャル基板を用いてもよい。第
２図（ｂ）において、ポリシリコンなどから成るゲート
電極６を積層しレジスト１１のパターンに応じてエツチ
ングを行う。第２図（Ｃ）において、ｐ形不純物のイオ
ン注入を行い、レジスト１１除去後拡散を施し、ｐ形半
導体領域２を形成する。
第２図（ｄ）において、全面にレジスト１２を塗布し、
ゲート電極６上およびｐ形半導体領域２中央部上のゲー
ト絶縁膜５上にレジスト１２が残るようにバターニング
する。そのパターンに応じて、ｐ形半導体領域２上のゲ
ート絶縁膜５をエツチングで除去する。
ゲート電極６上およびｐ形半導体領域２中央部上のゲー
ト絶縁膜５上にレジスト１２が残るようにバターニング
する。そのパターンに応じて、ｐ形半導体領域２上のゲ
ート絶縁膜５をエツチングで除去する。
第２図（ｅ）において、開口部に酸素イオン１３を充分
な深さにまで達するように高エネルギーでイオン注入す
る。さらにその上からｎ形不純物イオン１４を、同一パ
ターンの開口部に対してイオン注入する。この時の注入
エネルギーは、先に注入した酸素イオン１３よりも浅い
領域にｎ形不純物イオン１４が打ち込まれる程度のもの
とする。
な深さにまで達するように高エネルギーでイオン注入す
る。さらにその上からｎ形不純物イオン１４を、同一パ
ターンの開口部に対してイオン注入する。この時の注入
エネルギーは、先に注入した酸素イオン１３よりも浅い
領域にｎ形不純物イオン１４が打ち込まれる程度のもの
とする。
第２図（「）において、レジスト１２を除去し熱処理を
施す。酸素イオン１３およびｎ形不純物イオン１４は拡
散され、酸化層１ｏおよびｎ＋形ソース領域３がそれぞ
れ形成される。
施す。酸素イオン１３およびｎ形不純物イオン１４は拡
散され、酸化層１ｏおよびｎ＋形ソース領域３がそれぞ
れ形成される。
第２図（ａ）において、居間絶縁膜８を全面に積層し、
所定のパターンにエツチングする。イオン注入のマスク
として用いた中央部のゲート絶縁膜５も同時にエツチン
グされる。
所定のパターンにエツチングする。イオン注入のマスク
として用いた中央部のゲート絶縁膜５も同時にエツチン
グされる。
第２図（ｈ）において、パターニングされた層間絶縁ｉ
！！８上およびその開口部にソース電極７を、ｎ＋ドレ
イン領域１ａの裏面にドレイン電極９を形成し、最終的
に図のような構造を得る。
！！８上およびその開口部にソース電極７を、ｎ＋ドレ
イン領域１ａの裏面にドレイン電極９を形成し、最終的
に図のような構造を得る。
次に第２図（ｅ）に示す工程に用いられるシリコン基板
への酸素イオン注入処理により、所望の深さ位置に所望
の厚みの酸化層１０が形成されることを第３図を用いて
説明する。
への酸素イオン注入処理により、所望の深さ位置に所望
の厚みの酸化層１０が形成されることを第３図を用いて
説明する。
第３図は、シリコン基板への埋込みイオン注入による酸
素イオンの分布の一例を示すグラフである。第３図（ａ
）において、横軸はシリコン基板表面からの深さ（μｍ
）、縦軸は酸素／シリコンの組成比Ｎｏ／Ｊｌｓｉであ
る。注入エネルギー１５０ｋｅｙ／原子の酸素イオンＯ
＋をシリコン３ｉ（１１１）面に注入した時の分布が、
注入量（０／ｃｉ）をパラメータとして示されている。
素イオンの分布の一例を示すグラフである。第３図（ａ
）において、横軸はシリコン基板表面からの深さ（μｍ
）、縦軸は酸素／シリコンの組成比Ｎｏ／Ｊｌｓｉであ
る。注入エネルギー１５０ｋｅｙ／原子の酸素イオンＯ
＋をシリコン３ｉ（１１１）面に注入した時の分布が、
注入量（０／ｃｉ）をパラメータとして示されている。
また第３図（ｂ）においては、注入エネルギー７０ ｋ
ｅｙ／原子の酸素イオン０２＋をシリコン３ｉ（１００
）面に注入した時の分布が示されている。
ｅｙ／原子の酸素イオン０２＋をシリコン３ｉ（１００
）面に注入した時の分布が示されている。
上述の例より明らかなように、注入量を増加させると分
布は飽和して、ガウス分布から台形分布へと変化し、そ
の模は台形分布の幅が広がる。台形分布における組成比
のピーク値は、はぼ２となる。この比率はシリコン酸化
！！（Ｓｉ０２）内の酸素の比率に等しい。
布は飽和して、ガウス分布から台形分布へと変化し、そ
の模は台形分布の幅が広がる。台形分布における組成比
のピーク値は、はぼ２となる。この比率はシリコン酸化
！！（Ｓｉ０２）内の酸素の比率に等しい。
分布の中心の深さ位置は注入エネルギーに依存する。上
記の例では注入エネルギーが一定であるので、分布の中
心は特定の深さ位置に固定されているが、注入エネルギ
ーを変化させることにより、これを所望の深さ位置に移
動させることができる。
記の例では注入エネルギーが一定であるので、分布の中
心は特定の深さ位置に固定されているが、注入エネルギ
ーを変化させることにより、これを所望の深さ位置に移
動させることができる。
これらのことにより、注入量および注入エネルギーを適
当に制御することによって、シリコン基板（ｐ形半導体
領域２）の所望の深さ位置に所望の厚みの酸化層１０が
容易に形成されることが理解されよう。
当に制御することによって、シリコン基板（ｐ形半導体
領域２）の所望の深さ位置に所望の厚みの酸化層１０が
容易に形成されることが理解されよう。
次にこのパワーＭＯ８ＦＥＴの破壊モードについて説明
する。第１図に示すこの発明の一実施例によるパワーＭ
Ｏ８ＦＥＴにおいては、ｎ＋形ソース領域３とｐ形半導
体領域２との境界領域に酸化層１０を形成しているので
、チャネル形成領域４の近傍を残して寄生トランジスタ
Ｔ、のベース・エミッタ間のキャリアの注入効率は著し
く低下する。そのため寄生トランジスタＴ、の直流Ｎ流
増幅率ｈＦＥも小さくなり、寄生トランジスタＴ。
する。第１図に示すこの発明の一実施例によるパワーＭ
Ｏ８ＦＥＴにおいては、ｎ＋形ソース領域３とｐ形半導
体領域２との境界領域に酸化層１０を形成しているので
、チャネル形成領域４の近傍を残して寄生トランジスタ
Ｔ、のベース・エミッタ間のキャリアの注入効率は著し
く低下する。そのため寄生トランジスタＴ、の直流Ｎ流
増幅率ｈＦＥも小さくなり、寄生トランジスタＴ。
は能動化しにくく、また能動化してもそのコレクタ電流
は充分小さくなる。すなわち、過負荷がかかってもこの
実施例のパワーＭＯ８ＦＥＴには大電流が流れず、瞬時
には破壊しにくく、破壊耐量の向上を実現した構造とな
っている。
は充分小さくなる。すなわち、過負荷がかかってもこの
実施例のパワーＭＯ８ＦＥＴには大電流が流れず、瞬時
には破壊しにくく、破壊耐量の向上を実現した構造とな
っている。
第４図は、この発明の他の実施例である酸化層１０を設
けたｎチャネ）Ｌｔ Ｉ Ｇ Ｂ Ｔ （Ｉｎ５ｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ ；絶縁ゲート型バイポーラトランジスタ）の基本
ユニットセルの断面図である。ドレイン電極９に接して
ｐ影領域１５が設けられている。その他の構造は第１図
に示すパワーＭＯ８ＦＥＴと同様である。ＩＧＢＩ−の
場合、寄生サイリスタが存在するが、前述したＭＯＳ
ＦＥＴの例と同様に、過負荷がかかつても能動化しにく
く、また能動化してもその電流値は充分小さいので、Ｉ
ＧＢＴの破壊耐量は向上している。
けたｎチャネ）Ｌｔ Ｉ Ｇ Ｂ Ｔ （Ｉｎ５ｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ ；絶縁ゲート型バイポーラトランジスタ）の基本
ユニットセルの断面図である。ドレイン電極９に接して
ｐ影領域１５が設けられている。その他の構造は第１図
に示すパワーＭＯ８ＦＥＴと同様である。ＩＧＢＩ−の
場合、寄生サイリスタが存在するが、前述したＭＯＳ
ＦＥＴの例と同様に、過負荷がかかつても能動化しにく
く、また能動化してもその電流値は充分小さいので、Ｉ
ＧＢＴの破壊耐量は向上している。
さらにＩＧＢＴの場合、その飽和電流値がラッチアップ
電流以下となるように電流容量を抑制した構造（ノンラ
ッチアップ構造）となっていることが多いが、この実施
例によるＩＧＢＴの場合、ラッチアップが起きにくいの
で飽和電流値を増大させることもできる。
電流以下となるように電流容量を抑制した構造（ノンラ
ッチアップ構造）となっていることが多いが、この実施
例によるＩＧＢＴの場合、ラッチアップが起きにくいの
で飽和電流値を増大させることもできる。
また−上記実施例では緩ＩＩ層として酸化１ｌ１１０を
設けたが、この酸化層１０のかわりに窒化層などの他の
絶縁層を設けてもよい。例えば窒化層の場合、窒素イオ
ンの注入により形成されるが、窒素イオンの打ち込み深
さおよび密度も酸素イオンの注入同様、制御可能である
。さらに絶縁層以外の！ｌ衝層として、ｐ形半導体領域
２とｎ＋形ソース領域３との間に局所的に格子欠陥を有
するダメージ層を設けてもよい。このダメージ層は、他
のイオンやプロトン照射により形成される。例えばプロ
トン照射による場合、ダメージ層が形成される深さは正
確に制御可能であることが知られている。
設けたが、この酸化層１０のかわりに窒化層などの他の
絶縁層を設けてもよい。例えば窒化層の場合、窒素イオ
ンの注入により形成されるが、窒素イオンの打ち込み深
さおよび密度も酸素イオンの注入同様、制御可能である
。さらに絶縁層以外の！ｌ衝層として、ｐ形半導体領域
２とｎ＋形ソース領域３との間に局所的に格子欠陥を有
するダメージ層を設けてもよい。このダメージ層は、他
のイオンやプロトン照射により形成される。例えばプロ
トン照射による場合、ダメージ層が形成される深さは正
確に制御可能であることが知られている。
ダメージ層は格子欠陥を有するので、キャリアをトラッ
プしやすく、ｐ形半導体領ｗ＜２とｎ＋形ソース領域３
との間のキャリアの注入効率は著しく低下する。その結
果、前述した絶縁層を設けた例と同様の効果を奏する。
プしやすく、ｐ形半導体領ｗ＜２とｎ＋形ソース領域３
との間のキャリアの注入効率は著しく低下する。その結
果、前述した絶縁層を設けた例と同様の効果を奏する。
なお上記実施例では、基本ユニットセルが四角形状のパ
ワーＭＯ８ＦＥＴおよびＩＧＢＴについて述べたが、他
の形状のものについてもこの発明は同様に適用できる。
ワーＭＯ８ＦＥＴおよびＩＧＢＴについて述べたが、他
の形状のものについてもこの発明は同様に適用できる。
さらに他の導電型のｐチャネルＭＯ８ＦＥＴ、ｐチャネ
ルＩ ＧＢＴあるいは他のタイプの電界効果型半導体装
置についても、この発明は同様に適用できる。
ルＩ ＧＢＴあるいは他のタイプの電界効果型半導体装
置についても、この発明は同様に適用できる。
以上のようにこの発明によれば、緩衝層は第３の半導体
領域の底面と第２の半導体領域との間に形成されている
ので、第２の半導体領域と第３の半導体領域との間での
キャリアの注入効率が低下する。そのため、破壊耐量を
向上し、過負荷がかかつても破壊しにくい電界効果型半
導体装置を得ることができる。
領域の底面と第２の半導体領域との間に形成されている
ので、第２の半導体領域と第３の半導体領域との間での
キャリアの注入効率が低下する。そのため、破壊耐量を
向上し、過負荷がかかつても破壊しにくい電界効果型半
導体装置を得ることができる。
第１図はこの発明の一実施例によるパワーＭＯ８ＦＥＴ
の断面図、第２図は第１図に示すパワーＭＯ３ＦＥＴの
製造工程断面図、第３図はシリコン基板への注入酸素イ
オンの分布の一例を示すグラフ、第４図はこの発明の他
の実施例によるＩＧＢＴの断面図、第５図および第６図
はそれぞれ従来のパワーＭＯ８ＦＥＴの平面図および断
面図、第７図は従来のパワーＭＯ８ＦＥＴの特性を示す
グラフ、第８図（ａ）、 （ｂ）はそれぞれＭＯＳユニ
ットセルの構成図およびその等価回路の接続図である。 図において、１ａはｎ＋形トドレイン領域１ｂはｎ 形
ドレイン領域、２はｐ形半導体領域、３はｎ＋形ソース
（ａ域、４はチャネル形成領域、５はゲート絶縁膜、６
はゲート電極、７はソース電極、８は層間絶縁膜、９は
ドレイン電極、１ｏは酸化層である。 なお、各図中同一符号は同一または相当部分を示す。
の断面図、第２図は第１図に示すパワーＭＯ３ＦＥＴの
製造工程断面図、第３図はシリコン基板への注入酸素イ
オンの分布の一例を示すグラフ、第４図はこの発明の他
の実施例によるＩＧＢＴの断面図、第５図および第６図
はそれぞれ従来のパワーＭＯ８ＦＥＴの平面図および断
面図、第７図は従来のパワーＭＯ８ＦＥＴの特性を示す
グラフ、第８図（ａ）、 （ｂ）はそれぞれＭＯＳユニ
ットセルの構成図およびその等価回路の接続図である。 図において、１ａはｎ＋形トドレイン領域１ｂはｎ 形
ドレイン領域、２はｐ形半導体領域、３はｎ＋形ソース
（ａ域、４はチャネル形成領域、５はゲート絶縁膜、６
はゲート電極、７はソース電極、８は層間絶縁膜、９は
ドレイン電極、１ｏは酸化層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１導電型の第１の半導体領域と、 前記第１の半導体領域の表面内に形成された第２導電型
の第２の半導体領域と、 前記第２の半導体領域の表面内に形成された第１導電型
の第３の半導体領域と、 前記第３の半導体領域の底面と前記第２の半導体領域と
の間に形成され、前記第２および第３の半導体領域間の
キャリアの注入効率を低下させる緩衝層と、 前記第１の半導体領域と前記第３の半導体領域間の前記
第２の半導体領域表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と前記第３
の半導体領域の表面上および前記第２の半導体領域の表
面上に形成された電極とを備えた電界効果型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221169A JPH0783121B2 (ja) | 1988-09-02 | 1988-09-02 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221169A JPH0783121B2 (ja) | 1988-09-02 | 1988-09-02 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268966A true JPH0268966A (ja) | 1990-03-08 |
| JPH0783121B2 JPH0783121B2 (ja) | 1995-09-06 |
Family
ID=16762554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221169A Expired - Lifetime JPH0783121B2 (ja) | 1988-09-02 | 1988-09-02 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783121B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858613A (en) * | 1996-01-23 | 1999-01-12 | Tdk Corporation | Optical recording medium |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
| JPS5673460A (en) * | 1979-11-19 | 1981-06-18 | Semiconductor Res Found | Semiconductor integrated circuit |
| JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS58175872A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 絶縁ゲ−ト電界効果トランジスタ |
-
1988
- 1988-09-02 JP JP63221169A patent/JPH0783121B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
| JPS5673460A (en) * | 1979-11-19 | 1981-06-18 | Semiconductor Res Found | Semiconductor integrated circuit |
| JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS58175872A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 絶縁ゲ−ト電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858613A (en) * | 1996-01-23 | 1999-01-12 | Tdk Corporation | Optical recording medium |
| JP2009099920A (ja) * | 2007-10-18 | 2009-05-07 | Fumihiko Hirose | 電子スイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783121B2 (ja) | 1995-09-06 |
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