JPH0269686A - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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- JPH0269686A JPH0269686A JP63222805A JP22280588A JPH0269686A JP H0269686 A JPH0269686 A JP H0269686A JP 63222805 A JP63222805 A JP 63222805A JP 22280588 A JP22280588 A JP 22280588A JP H0269686 A JPH0269686 A JP H0269686A
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- 238000012360 testing method Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims abstract description 30
- 238000010998 test method Methods 0.000 claims description 2
- 230000002950 deficient Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の試験方法に関し、特にスタテ
ックメモリの試験方法に関する。
ックメモリの試験方法に関する。
−ｍにスタティックメモリは、バイポーラトランジスタ
やショットキーバリヤダイオード等を負荷セルとしたト
ランジスタのフリップフロップ回路をメモリセルとし、
定電流回路を介して回路電源に接続されている。
やショットキーバリヤダイオード等を負荷セルとしたト
ランジスタのフリップフロップ回路をメモリセルとし、
定電流回路を介して回路電源に接続されている。
第３図は被試験半導体記憶装置の一例の回路図である。
試験される第ｉ行第ｊ列のメモリセルＭ１．は、ＰＮＰ
）ランジスタ負荷型で第ｉのエミッタホロワ・トランジ
スタＱ＋及びワード線Ｗ、と、第ｉの定電流トランジス
タＱ＋ どの間に挿入され、対の制御エミッタはそれぞ
れ第１列のディジット線丁、及びり、に接続されている
。
）ランジスタ負荷型で第ｉのエミッタホロワ・トランジ
スタＱ＋及びワード線Ｗ、と、第ｉの定電流トランジス
タＱ＋ どの間に挿入され、対の制御エミッタはそれぞ
れ第１列のディジット線丁、及びり、に接続されている
。
回路電源は、全メモリセルに共通に高位電圧ＶＣＣ及び
低位電圧ＶＥεの端子間に接続されている。
低位電圧ＶＥεの端子間に接続されている。
通常、■ｃｃは接地点電位である。
メモリセル間１ノには常にベース電圧■８と抵抗Ｒで決
まる保持電流Ｉ）１が流れている。
まる保持電流Ｉ）１が流れている。
従来、被試験メモリセルの漏れ電流が大きいため保持が
不安定な書込み特性の不良品セルを検出するには、次の
三つの方法があった。
不安定な書込み特性の不良品セルを検出するには、次の
三つの方法があった。
（１）正常の電圧条件でデータのディジット信号を書込
ませた後、３００〜５００μｓの長い時間保持させてか
ら後、セルのデータを読出し、保持できたかどうかを確
認する。
ませた後、３００〜５００μｓの長い時間保持させてか
ら後、セルのデータを読出し、保持できたかどうかを確
認する。
（２）メモリセルの保持電流を設定する定電流トランジ
スタのベース電圧ｖｎを外部から強制的に電位を与え、
例えば１．２Ｖから１．ＯＶに切換えて保持電流を減ら
し、データ保持が不充分なすなわち反転するメモリセル
を不良セルとして検出する方法もある。
スタのベース電圧ｖｎを外部から強制的に電位を与え、
例えば１．２Ｖから１．ＯＶに切換えて保持電流を減ら
し、データ保持が不充分なすなわち反転するメモリセル
を不良セルとして検出する方法もある。
（３）通常のデータ書き込みを行なった後、回路電源の
電圧を低減して、例えばＰＮＰ負荷セルの場合にメモリ
セルの保持電流を数十μＡから数μＡに切換えて減らし
、データ反転セルを検出する。
電圧を低減して、例えばＰＮＰ負荷セルの場合にメモリ
セルの保持電流を数十μＡから数μＡに切換えて減らし
、データ反転セルを検出する。
〔発明が解決しようとする課題〕
上述した従来の半導体装置の試験方法では、第１の場合
は通常の保持電流が流れているため、保持不良のセルを
検出するためには各セルについて数百μｓの長い時間の
保持状態が必要で、ウェーハ中の全ＩＣの試験時間が数
十秒とかかりすぎるという欠点があった。
は通常の保持電流が流れているため、保持不良のセルを
検出するためには各セルについて数百μｓの長い時間の
保持状態が必要で、ウェーハ中の全ＩＣの試験時間が数
十秒とかかりすぎるという欠点があった。
第２の場合は、パッケージに組まれた製品に関しては、
外部から内部電位を与えるのは極めて困難であるという
欠点があった。
外部から内部電位を与えるのは極めて困難であるという
欠点があった。
さらに第３の場合は、電源電圧を低減した状態のデータ
保持の能力が製品によりばらついているので、良品セル
と不良品セルとを区別するための低減電圧値を最適に決
めるのが困難である。
保持の能力が製品によりばらついているので、良品セル
と不良品セルとを区別するための低減電圧値を最適に決
めるのが困難である。
例えば設定を厳くしすぎると良品セルまでが不良品セル
とみなされる危険性もでてくる。
とみなされる危険性もでてくる。
本発明の目的は、試験時間の短いかつメモルセルのデー
タ保持特性の検出が確実な半導体記憶装置の試験方法を
提供することにある。
タ保持特性の検出が確実な半導体記憶装置の試験方法を
提供することにある。
本発明の半導体記憶装置の試験方法は、ワード線及びデ
ィジット線及び保持電流の回路に接続して書込データを
保持する被試験メモリセルの複数個に電源電圧を供給し
て書込み状態を試験する半導体記憶装置の試験方法にお
いて、通常のパルス幅のディジット信号を書込み後に、
前記電源電圧を低減して前記保持電流の値を前記被試験
メモリセルと同一製造ロッドの保持電流分布の下限値近
傍に低減設定し、また前記ディジット信号を反転し、次
に書込パルスの幅を前記通常のパルス幅よりも短時間に
設定してから前記被試験メモリセルの前記反転データの
書込の有無を検出して構成されている。
ィジット線及び保持電流の回路に接続して書込データを
保持する被試験メモリセルの複数個に電源電圧を供給し
て書込み状態を試験する半導体記憶装置の試験方法にお
いて、通常のパルス幅のディジット信号を書込み後に、
前記電源電圧を低減して前記保持電流の値を前記被試験
メモリセルと同一製造ロッドの保持電流分布の下限値近
傍に低減設定し、また前記ディジット信号を反転し、次
に書込パルスの幅を前記通常のパルス幅よりも短時間に
設定してから前記被試験メモリセルの前記反転データの
書込の有無を検出して構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の動作を説明するための第３
図の回路の各部信号のタイミング図、第２図は第３図の
回路の節点Ａ及びＢの電圧波形図である。
図の回路の各部信号のタイミング図、第２図は第３図の
回路の節点Ａ及びＢの電圧波形図である。
第１図に示すように、高位電圧ＶＣＣは接地点電位で不
変のまま、低位電圧Ｖ、Ｐ、をまず通常の−４，５Ｖに
設定しておいてアドレス信号Ｓｌｌで被試験メモリセル
ＭＩｊを選択し、データ信号Ｓｄが時点ｔ１で書込パル
スＷＥの１Ｑｎｓの通常書込時間ＴｗＰの間ディジット
信号ＳＯ及びＳτとしてディジット線り、及びり、に供
給される。
変のまま、低位電圧Ｖ、Ｐ、をまず通常の−４，５Ｖに
設定しておいてアドレス信号Ｓｌｌで被試験メモリセル
ＭＩｊを選択し、データ信号Ｓｄが時点ｔ１で書込パル
スＷＥの１Ｑｎｓの通常書込時間ＴｗＰの間ディジット
信号ＳＯ及びＳτとしてディジット線り、及びり、に供
給される。
次に、高電位電圧ＶＣＣをそのままにして時点ｔ２で低
位電圧ＶＥＲを−３，５Ｖに切換えて電源電圧を低減し
て、保持電流ＩＨを１５μＡからメモリセルＭＩＪの保
持電流の分布下限値に近い例えば０．５μＡ程度に低減
設定する。
位電圧ＶＥＲを−３，５Ｖに切換えて電源電圧を低減し
て、保持電流ＩＨを１５μＡからメモリセルＭＩＪの保
持電流の分布下限値に近い例えば０．５μＡ程度に低減
設定する。
次に時点ｔ３でデータ信号Ｓ、を反転してから、通常の
書込可能な最小のパルス幅である３ｎｓよりも短い最短
書込時間Ｔ。ｗｐ２．５ｎｓの書込パルスＷＥを時点ｔ
４から供給する。
書込可能な最小のパルス幅である３ｎｓよりも短い最短
書込時間Ｔ。ｗｐ２．５ｎｓの書込パルスＷＥを時点ｔ
４から供給する。
第２図の実線に示すように、良品のメモリセルの場合は
節点Ａ及びＢの電圧■、及び■８は時点ｔ４以前には約
０．５ Ｖ程度の電位差があり安定なので多少影響はさ
れるが反転はしない。
節点Ａ及びＢの電圧■、及び■８は時点ｔ４以前には約
０．５ Ｖ程度の電位差があり安定なので多少影響はさ
れるが反転はしない。
点線に示すように、漏れ電流等がある不良品のメモリセ
ルの場合は、時点ｔ４以前節点電圧Ｖａ及びＶｂの電位
差は小さく不安定で高感度となり、通常よりも短い最短
書込時間Ｔ ｎｗｐの２．５ｒｌ Ｓの間に点Ｐで反転
する。
ルの場合は、時点ｔ４以前節点電圧Ｖａ及びＶｂの電位
差は小さく不安定で高感度となり、通常よりも短い最短
書込時間Ｔ ｎｗｐの２．５ｒｌ Ｓの間に点Ｐで反転
する。
従って、反転データを検出したメモリセルは、漏れ電流
が大きくデータ保持が不安定な不良品セルと判定でき、
かつ試験時間はセルあたり数十μｓで済む。
が大きくデータ保持が不安定な不良品セルと判定でき、
かつ試験時間はセルあたり数十μｓで済む。
以上説明したように本発明は、保持電流を低減された状
態で通常では書込み不可能なほどの短い期間の逆ディジ
ット信号を入力することにより、データ保持特性の不安
定なメモリセルを反転させることで、不良品セルを確実
に検出でき、かつ試験時間も従来の約１０分の１に短縮
できる効果がある。
態で通常では書込み不可能なほどの短い期間の逆ディジ
ット信号を入力することにより、データ保持特性の不安
定なメモリセルを反転させることで、不良品セルを確実
に検出でき、かつ試験時間も従来の約１０分の１に短縮
できる効果がある。
第１図は本発明の一実施例の動作を説明するための第３
図の回路の各部信号のタイミング図、第２図は第３図の
回路の節点Ａ及びＢの電圧波形図、第３図は被試験半導
体記憶装置の一例の回路図である。 Ｄ、、Ｄ、・・・ディジット線、１．・・・保持電流、
ＭＩＪ・・・第ｉ行第ｊ列のメモリセル、Ｑｌ・・・第
ｉ行の定電流トランジスタ、Ｓｏ・・・ディジット信号
、Ｔ ｗｐ・・・通常書込時間、Ｔ ｎｗｐ・・・最短
書込時間、ＶＣＣ・・・高位電圧、ＶＣＣ・・・定位電
圧、ｗｇ・・・書込パルス、ＷＩ・・・第ｉ行のワード
線、ｔｏ・・・電圧切換時点、ＶＡ、Ｖ、・・・Ａ節点
電圧、ＶＢ 、Ｖｂ・・・８節点電圧。
図の回路の各部信号のタイミング図、第２図は第３図の
回路の節点Ａ及びＢの電圧波形図、第３図は被試験半導
体記憶装置の一例の回路図である。 Ｄ、、Ｄ、・・・ディジット線、１．・・・保持電流、
ＭＩＪ・・・第ｉ行第ｊ列のメモリセル、Ｑｌ・・・第
ｉ行の定電流トランジスタ、Ｓｏ・・・ディジット信号
、Ｔ ｗｐ・・・通常書込時間、Ｔ ｎｗｐ・・・最短
書込時間、ＶＣＣ・・・高位電圧、ＶＣＣ・・・定位電
圧、ｗｇ・・・書込パルス、ＷＩ・・・第ｉ行のワード
線、ｔｏ・・・電圧切換時点、ＶＡ、Ｖ、・・・Ａ節点
電圧、ＶＢ 、Ｖｂ・・・８節点電圧。
Claims (1)
- ワード線及びディジット線及び保持電流の回路に接続し
て書込データを保持する被試験メモリセルの複数個に電
源電圧を供給して書込み状態を試験する半導体記憶装置
の試験方法において、通常のパルス幅のディジット信号
を書込み後に、前記電源電圧を低減して前記保持電流の
値を前記被試験メモリセルと同一製造ロッドの保持電流
分布の下限値近傍に低減設定し、また前記ディジット信
号を反転し、次に書込パルスの幅を前記通常のパルス幅
よりも短時間に設定してから前記被試験メモリセルの前
記反転データの書込の有無を検出することを特徴とする
半導体記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222805A JPH0269686A (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222805A JPH0269686A (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269686A true JPH0269686A (ja) | 1990-03-08 |
Family
ID=16788173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222805A Pending JPH0269686A (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
-
1988
- 1988-09-05 JP JP63222805A patent/JPH0269686A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
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