JPH0269799A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、例えば、キャプテンシステム等のような画
像メモリを有する画像表示システムにおいて、送られて
きた画像データを画像メモリに格納し、その画像データ
を順次読み出して表示装置に画像を表示する表示制御装
置に関する。

（従来の技術） 電話回線を使って情報提供サービスを行なうキャプテン
システムにおいては、送られてきた情報を画像表示する
表示装置として、従来、テレビジョン受像機等に見られ
るＣＲＴを用いていた。

ところで、近年、表示装置として液晶を使った表示装置
（以下、ＬＣＤと記す）が著しく進歩してきた。

このＬＣＤには、液晶テレビジョン受像機に用いられる
アクティブマトリクス方式のＬＣＤと、ワードプロセッ
サやパーソナルコンピュータ等に用いられる２値方式の
ＬＣＤがある。ここで、２値方式のＬＣＤは、例えば６
４０　Ｘ４００の画素数を持ち、かつ、オン／オフの２
値の表示状態を備えている。

アクティブマトリクス方式のＬＣＤは、ＣＲＴを用いた
表示装置と同様、カラー表示および階調表示が可能で、
かつ、インターフェースかビデオインターフェース等と
なっているため、現在、キャプテンシステムの表示装置
として用いられている。これに対し、２値方式のＬＣＤ
は、現在のところ、キャプテンシステムの表示装置とし
ては用いられていない。その理由としては、例えば、次
のような点が考えられる。

■キャプテンシステムの画像データは、ドツトパターン
データと色データで構成され、かつ、画面はコード面と
フォト面の２面で構成されているため、この画像データ
を使って２値方式のＬＣＤに画像を表示するには、所定
のデータ変換処理が必要となる点。

■ＣＲＴと２値方式のＬＣＤとの駆動方式が異なる点。

しかし、この２値方式のＬＣＤを用いた機器の普及率の
高さを考えると、この２値方式のＬＣＤをキャプテンシ
ステムの表示装置として使うことを考える必要がある。

ところで、この２値方式のＬＣＤをキャプテンシステム
の表示装置として使う場合、次のような２つの問題が考
えられる。

まず、第１の問題は、表示装置としてＣＲＴやアクティ
ブマトリクス方式のＬＣＤと２値方式のＬＣＤのいずれ
も使用可能なキャプテンシステムを構成する場合の問題
である。

すなわち、このような異種の表示装置を同時に制御可能
な表示制御装置を構成する場合、−膜内には、各表示装
置ごとに制御部を独立に設けることが考えられる。つま
り、情報センターから送られてきた画像データに対して
データ変換処理等のデータ処理を行なうＣＰＵに、ＣＲ
Ｔの表示制御部とＬＣＤの表示制御部を独立に接続する
わけである。

しかし、このように各表示装置ごとに表示制御部を独立
に設ける構成では、ＣＰＵはＣＲＴ側のデータ変換処理
とＬＣＤ側のデータ液換処理を行なわなければならない
ため、そのソフトウェアが煩雑になる。

また、このようなソフトウェアの問題だけでなく、ハー
ドウェアの面においても、制御部を独立に設ける分、回
路規模が大きくなるという問題が生じる。

次に、第２の問題は、キャプテンシステムの画面は上記
の如くコード面とフォト面の２画面あるのに対し、ＬＣ
Ｄの画面は１画面しかなく、しかも、このＬＣＤは画像
データとして輝度を示すドツトパターンデータしか持た
ないため、ＬＣＤにコード面とフォト面のドツトパター
ンデータを重ねて表示したとき、両者を識別することが
できない場合があるという問題である。この問題は、上
述したようなＣＲＴやアクティブマトリクス方式のＬＣ
Ｄと２値方式のＬＣＤのいずれも使用可能なキャプテン
システムを構成する場合であっても、また、２値方式の
ＬＣＤのみを使用可能なキャブテンシステムを構成する
場合であって生じる。

（発明が解決しようとする課題） 以上述べたようにキャプテンシムにおいては、２値方式
のＬＣＤの普及に伴って、このＣＲＴやアクティブマト
リクス方式のＬＣＤの他に２値方式のＬＣＤいった扱う
画像データの構成および駆動方式の異なる２種の表示装
置を同時に制御可能な表示制御装置が望まれるが、この
場合、ソフトウェアの煩雑化やハードウェアの増大が問
題となる。

また、キャプテンシステムの画像データに従ってＬＣＤ
に画像を表示する場合、コード面とフォト面の識別をど
うするかが問題となる。

そこで、この発明は、このような２種の表示装置を簡単
なソフトウェアおよび小さなハードウェアで制御可能な
表示制御装置およびコード面やフォト面といった２つの
表示画面の識別を可能とする表示制御装置を提供するこ
とを目的とする。

［発明の構成］ （課題を解決するための手段および作用）（１）２種の
表示装置を簡単なソフトウェアおよび小さなハードウェ
アで制御するためにこの発明は、各表示装置ごとに、画
像メモリ、データ変換手段、データ書込み手段、データ
読出し手段を設け、 一方の表示装置の表示制御に関しては、送られてきた画
像データをデータ変換手段で所望のデータに変換した後
、データ書込み手段で画像メモリに書き込み、この画像
メモリに書き込まれたデータをデータ読出し手段で対応
する表示装置の表示タイミングに同期して読み出すよう
にし、他方の表示装置の表示制御に関しては、一方の表
示装置側の画像メモリから表示のために読み出されたデ
ータを、そのデータ読出しタイミングに同期してデータ
変換手段により所望のデータに変換した後、データ書込
み手段で一方の表示装置側の表示用読出しアドレスに従
って画像メモリに書き込み、この画像メモリに書き込ま
れたデータを対応する表示装置の表示タイミングに従っ
て読み田すようにしたものである。

上記構成によれば、各表示装置の制御部が全く独立では
なく、部分的に独立に設けられるので、ソフトウェアの
煩雑化およびハードウェアの増大を防ぐことができる。

すなわち、送られてきた画像データを画像メモリ格納用
の画像データに変換する手段としてＣＰＵを使うとした
場合、このＣＰＵは一方の表示装置用のデータ変換処理
だけを行なえばよいので、このＣＰＵのソフトウェアと
しては、ＣＲＴやアクティブマトリクス方式のＬＣＤだ
けを用いる従来の表示制御装置のソフトウェアとほぼ同
じになり、２種の表示装置を扱うにも係わらず、ソフト
ウェアは煩雑にはならない。

また、一方の表示装置側の表示用読出しアドレスを、他
方の表示装置側の書込みアドレスとして使っているので
、この表示装置側の書込みアドレス発生手段が不要とな
り、２種の表示装置ごとに書込みアドレス発生手段を全
く独立に設ける場合に比べ、ハードウェアを縮小するこ
とができる。

また、ＣＰＵのデータ変換処理は一方の表示装置側だけ
でなされるので、このデータ変換処理状態を監視する部
分を、一方の表示装置側にだけ設ければよく、これを２
種の表示装置に独立に設ける場合に比べ、ハードウェア
を縮小することができる。

さらに、画像メモリに格納されている画像ブタをハード
ウェアで消去する機能を設ける場合、一方の表示装置側
の画像メモリの読出しデータが、他方の表示装置側の画
像メモリに書込まれるので、一方の表示装置側の画像メ
モリの格納データを消去すれば、結果的に、他方の表示
装置側の画像メモリの格納データも消去されることにな
る。したがって、ハードウェア消去手段を一方の表示装
置側にだけ設ければよく、これを２種の表示装置に独立
に設ける場合に比べ、ハードウェアを縮小することがで
きる。

（２）２つの表示画面を識別可能とするために、この発
明は、まず、一方の表示画面に関しては、画像メモリか
ら現表示位置およびこれに隣接する周囲の表示位置にお
ける輝度データを読み出し、他方の表示画面に関しては
、現表示位置における輝度データを読み出し、次に、一
方の表示画面側の輝度データのうち、現表示位置に隣接
する周囲の輝度データが輝度をａするか否かを判定し、
輝度を有すれば、他方の表示画面側の現表示位置におけ
る輝度データをマスクし、最後に、このマスク出力と一
方の表示画面側の輝度データのうちの現表示位置におけ
る輝度データとを合成するようにし たちのである。

上記構成によれば、一方の表示画面の輝度パターンの周
囲における他方の表示画面の輝度データがマスクされる
ため、上記輝度パターンの周囲が縁取られることになり
、画表示画面の識別が可能となる。

（実施例） 以下、図面を参照しながらこの発明の実施例を詳細に説
明する。

第１図はこの発明の一実施例の表示制御装置を含むキャ
プテン端末の全体的な構成を示すブロック図である。

ここで、この第１図を参照しながら、キャプテンシステ
ムのデータの流れを中心に一実施例の概要を説明する。

第１図において、電話線Ｌ１．Ｌ２を経由してきたデー
タ信号は、ＮＣＵ部１を介してＭＯＤＥＭ部２に供給さ
れ、アナログ信号からディジタルデータに変換される。

ＣＰＵ３はＭＯＤＥＭ部２よりデータを読み取り、これ
をキャプテンプロトコルに従ってデコードし、このデコ
ードによって得た画像データを表示制御部６を経由して
ＳＲＡＭ７に書き込む。

表示制御部６はＣＲＴ９の表示タイミングに従ってＳＲ
ＡＭ７からコード面とフォト面の画像データを読み出し
、これを１画面の画像データに合成するとともに、Ｒ，
Ｇ、Ｂ信号に変換してＣＲＴ９に供給する。同時に、表
示制御部６はＣＲＴ９の表示タイミングに従ってＳＲＡ
Ｍ７から読み出した画像データのうち、コード面、フォ
ト面のドツトパターンデータを変換合成し、２値方式の
ＬＣＤ用のデータとしてＤＲＡＭ８に書き込む。この際
、ＤＲＡＭ８へのデータの書込みはＬＣＤｌ０の表示タ
イミングとは非同期にサイクルスチールを使って行なわ
れる。一方、表示制御部６はＬＣＤｌ０の表示タイミン
グに従ってＤＲＡＭ８からＬＣＤｌ０の表示データを読
み出してデコードした後、ＬＣＤ１０に供給する。

なお、図中、４はキャプテン端末のソフトウェアを格納
してお（ＲＯＭであり、５は商用電源より各種直流電源
を作り出す電源部である。

以上の説明かられかるように、この実施例では、ソフト
ウェア的には、画像データをＳＲＡＭ７に書き込むだけ
でＣＲＴ９およびＬＣＤｌ０にリアルタイムで表示デー
タを供給することができ、ソフトウェアの負荷は増えな
い。

次に、第２図を参照しながら、表示制御部６の構成を詳
細に説明する。

この第２図に示すように、表示制御部６は、機能的に大
別して、■、■、◎、■、■の５個の部分で構成される
。

■の部分はタイミング発生部である。このタイミング発
生部Ａは、基本タイミング信号を作り出す基本タイミン
グ発生部（Ａ−１）と、ＣＲＴＩＯ用の水平同期信号や
垂直同期信号等の各種タイミング信号を発生するＨ信号
発生部（Ａ−２）と、■信号発生部（Ａ−３）とにより
構成される。基本タイミング発生部（Ａ−１）はＣＲＴ
９およびＬＣＤ１０の画表示装置の基本タイミング信号
を発生する部分で、第３図に示すように、基本クロック
ＣＰを人力とする８ビツトのリングカウンタ１ａとデコ
ーダ２ａで構成される。

■の部分はＳＲＡＭ７のアドレスを発生するアドレス発
生部である。このアドレス発生部Ｂは表示画面の縦方向
のアドレスを発生するＹアドレス発生部（Ｂ−１）と、
ＣＰＵ３がＳＲＡＭ７ヘデータを書き込む場合またはＳ
ＲＡＭ７からデータを読み出す場合のＣＰＵ３のアドレ
スをラッチするＣＰＵアドレスラッチ部（Ｂ　−２）と
、各デー夕のアドレスを時分割で出力するアドレススイ
ッチ部（Ｂ−３）とで構成される。

Ｙアドレス発生部（Ｂ−１）はコード面とフォト面のＹ
アドレスを個別に出力する。これは、キャプテンシステ
ムではフォト面を縦スクロールする為である。また、横
方向のアドレスであるＸアドレスはＨ信号発生部（Ａ−
２）からアドレススイッチ部（Ｂ−３）に供給される。

ここで、キャプテンシステムに必要な画像データは、コ
ード面のドツトパターンデータ、前景色データ、背景色
データ、フラッシングデータ（以下、ＤＰＩ、ＦＧＩ、
ＢＧＩ、ＤＡＩと略す）と、フォト面のドツトパターン
データ、前景色データ、背景色データ、フラッシングデ
ータ（以下、ＤＰ２．ＦＧ２．ＢＯ２，ＤＡ２と略す）
である。

さらに、ＬＣＤｌ０に表示するデータのコード面とフォ
ト面の境界をつける為に、現ラインより１ライン前のラ
インと１ライン後のラインのコード面のドツトパターン
データ、フラッシングデータ（以下、ＤＰＩＢ、ＤＡＩ
Ｂ　：　１ライン前、ＤＰＩＡ、ＤＡＩＡ：　１ライン
後と略す）が必要になる。したがって、合計１２種類の
データを表示の為に読み出さなければならない。また、
ＣＰＵ３からＳＲＡＭ７へのアクセス期間もある一定周
期で必要となる。

ところで、ＬＣＤｌ０として６４０Ｘ４００画素のもの
を考えると、その画素数からは倍密対応が可能となる。

但し、倍密表示の画素数は４９６Ｘ４０８画素であるか
ら、縦方向の画素数が８画素足りないが、これはヘッダ
部の画素数を一般的な２４画素ではなく、１６６画素す
ることにより解決することができる。したがって、この
実施例は倍密表示として考える。倍密表示のＣＲＴＩＯ
としてＮＴＳＣ方式の倍の周波数である倍スキヤンモニ
ターを考えると、表示クロック（基本クロック）ｃｐの
周波数は３２１５　ｒｓｃ　　（約４３　ｎ５ｅｃ）と
なる。ＳＲＡＭ７としては、アクセスタイムが８５　ｎ
５ｅｃ品のものが市販されているが、これを使用するこ
とを考えると、１つのデータのアクセス期間をＣＰ２ク
ロック分の期間（約８７　ｎ５ｅｃ）とすればよい。メ
モリの効率的な利用を考えると、これらのデータを時分
割で読み出す必要がある。表示データが１２種類必要な
上に、一定周期のＣＰＵ３のアクセス期間を考慮して、
さらに、ＣＰ２クロック分のアクセス期間を設けるとす
ると、ＳＲＡＭ７のデータバスを３２ビツトバスとする
ことが最適である。

第４図に、３２ビツトデータバスとしたときのＳＲＡＭ
７に対する基本サイクルを示す。この第４図のＳＲＡＭ
アドレスにおいて、ＡＣＣはＣＰＵ３がＳＲＡＭ７をア
クセスするためのアドレスが出力されている期間であり
、ＤＡＩＢ。

ＤＡＩ、ＤＡ２．・・・等はそれぞれコード面、フォト
面の各データに対するアドレスが出力されている期間で
ある。また、ＳＲＡＭ７の基本サイクルは基本タイミン
グ発生部（Ａ−１）で作られる基本周期４個で構成され
る。また、倍スキヤンモードでは１水平周期はＣＰ７２
８クロック分の周期となる。したがって、１水平周期は
基本周期９１個で構成される。

■の部分はＣＰＵ３がＳ　ＲＡ　Ｍ　７ヘデータを書き
込む際、または、ＳＲＡＭ７からデータを読み出す際の
アクセス制御を行う部分と、表示画面の消去をハードウ
ェアで行う部分とからなるアクセス・消去部である。こ
こで、ハードウェア消去部（Ｃ−１）は表示画面の消去
を制御する部分で、ＣＰＵ３からコード面、フォト面と
いった各プレーンの消去命令を与えられると、表示画面
の消去を開始する。このハードウェア消去はアドレス発
生部Ｂから出力される表示アドレスを利用して行なわれ
る。ハードウェア消去部（Ｃ−１）は、アドレス発生部
■が各データの表示アドレスを出力している時に、デー
タ変換部（Ｃ−２）を駆動して消去データをデータバス
上に出力するとともに、ＳＲＡＭアクセス制御＆ＷＡＩ
Ｔ制御部（Ｃ−５）駆動してライトパルスを出力する。

次に、ライトデータレジスタ（Ｃ−３）は、ＣＰＵ３か
らＳＲＡＭ７にデータを書き込む際に、そのライトデー
タを保持しておくレジスタである。

このライトデータレジスタ（Ｃ−３）にライトデ−夕が
セットされると、このデータは第４図に示すＡＣＣ期間
にＳＲＡＭ７へ書き込まれる。この場合のライトパルス
はＳＲＡＭアクセス制御＆ＷＡ　Ｉ　Ｔ制御部（Ｃ−５
）から出力される。また、アドレスの指定は、ＣＰＵア
ドレスラッチ部（Ｂ−２）にラッチされたＣＰＵアドレ
スをＡＣＣ期間に出力することによりなされる。

リードデータレジスタ（Ｃ−４）はＣＰＵ３がＳ　ＲＡ
　Ｍ　７からデータを読み出す際に、このり一ドデータ
を格納するレジスタである。

ＳＲＡＭアクセス制御＆ＷＡ　Ｉ　Ｔ制御部（Ｃ−５）
はＣＰＵ３によるＳＲＡＭ７へのデータの書込みやＳＲ
ＡＭ７からのデータの読出しを制御する部分である。こ
のＳＲＡＭアクセス制御＆ＷＡｒＴ制御部（Ｃ−５）は
、ＣＰＵ３からの各種制御信号、例えば、ＣＰＵ３のク
ロック（ＣＰＵＣＫ）　、１０領域とメモリ領域の識別
信号（１０／Ｍ）、リード信号（ＲＤ）　、ライト信号
（ＷＲ）およびＳＲＡＭ７のアドレス空間を示す信号（
ＲＡＭＣＳ）を受け、ＣＰＵ３によるＳＲＡＭ７のアク
セスを検出し、ＳＲＡＭ７のアクセスが所定のＡＣＣ期
間に行われるように、ＣＰＵ３にＲＥＡＤＹ信号を供給
し、ＷＡ　Ｉ　Ｔをかける。また、このＳＲＡＭアクセ
ス制御＆ＷＡＩＴ制御部（Ｃ−５）からはＳＲＡＭ７に
供給する４つのライト信号Ｗ　Ｅ　ｏ−３も出力される
。

■の部分はＳＲＡＭ７から読み出した２画面分の画像デ
ータをデコードし、これを１画面分の画像データに合成
するとともに、Ｒ，Ｇ、Ｂ信号に変換するデコーダ部で
ある。Ｒ，Ｇ、Ｂ信号はカラールックアップテーブル（
ＬＵＴ）により各４ビツトのディジタルデータとして出
力される。ＲｌＧ、Ｂの４ビツトのディジタルデータは
Ｄ／Ａ変換されアナログ信号としてＣＲＴ９に供給され
る。

ここで、ＲＧＢＣデコーダ（Ｄ−１）はコード面のＲＧ
Ｂデコーダで、ＳＲＡＭ７から読み出したＤＰＩ、ＤＡ
Ｉ、ＦＧＩ、ＢＧＩをデコードし、４ビツトのエントリ
アドレスをＬＵＴ制御部（Ｃ−４）に供給する。同時に
、コード面のドツトパターンデータＤＰＩ　（現ライン
分）をＬＣＤデータ変換部（Ｄ−３）に出力する。ＲＧ
ＢＰデコーダ（Ｄ−２）はフォト面のＲＧＢデコーダで
、Ｓ　ＲＡＭ７から読み出されたＤＰ２．ＤＡ２゜ＦＣ
２，ＢＯ２をデコードし、４ビツトのエントリアドレス
をＬＵＴ制御部（Ｄ−４）に供給する。

このデコーダ（Ｄ−２）はエントリアドレスの供給と同
時に、フォト面のドツトパターンデータＤＰ２　（現ラ
イン分）をＬＣＤデータ変換部（Ｄ−３）に供給する。

ＣＴＲＰレジスタ（Ｄ−”５）　、ＰＴＲＰレジスタ（
Ｄ−６）はエントリアドレスのどのアドレスがトランス
ペアレント（透明）になるかを指定するレジスタで、そ
れぞれコード面、フォト面のトランスペアレントデータ
を格納しておく。デコーダ（Ｄ−１）、　　（Ｄ−２）
からのエントリアドレス、レジスタ（Ｄ−５）、（Ｄ−
６）からのトランスペアレントデータは、ＬＵＴ制御部
（Ｄ−４）に与えられる。ＬＵＴ制御部（Ｄ−４）は、
この人力データに従ってコード面のトランスペアレント
を判定し、コード面、フォト面の４ビツトのエントリア
ドレスを択一的にＬＵＴＲＡＭ　（Ｄ−７）に供給する
。つまり、コード面がトランスペアレントでなければ、
コード面のエントリアドレスを選択し、トランスペアレ
ントであれば、フォト面のエントリアドレスを選択する
ものである。

このＬＵＴＲＡＭ（Ｄ−７）からはエントリアドレスに
対応したＲ、Ｇ、Ｂデータ（各４ビツト）が出力される
。このＲ，Ｇ、Ｂデータはスイッチ部（Ｄ−１０）でラ
スタ色のＲ，Ｇ、Ｂデータと択一的に選択され、ＢＬＫ
変換部（Ｄ−１１）に供給される。ＬＵＴＲＡＭ　（Ｄ
−７）からのＲ。

Ｇ、Ｂデータとラスタ色のＲ，Ｇ、Ｂデータを択一的に
選択するためのスイッチ信号はＬＵＴ制御部ＣＤ−４）
から出力される。このスイッチ信号によりスイッチ部（
Ｄ−１０）は、コード面及びフォト面がともにトランス
ペアレントの時か、表示領域外の時に、ラスタ色のＲ，
Ｇ、Ｂデータを選択するように制御される。

最後に、ＢＬＫ変換部（Ｄ−１１）はブランキング時、
Ｒ，Ｇ、Ｂデータがオール“０”となるように変換し、
ＲＯ−３＋　Ｇｏ−３＋　　ＢＯ−３として出力する。

ＬＵＴデータレジスタ（Ｄ−８）は、ＣＰＵ３がＬＵＴ
ＲＡＭ　（Ｄ−７）にデータを書き込むときに、書込み
データをセットするレジスタである。マスク色レジスタ
（Ｄ−９）は表示領域外のラスタのＲ，Ｇ、Ｂデータ（
各４ビツト）を格納しておくレジスタである。

ＬＣＤデータ変換部（Ｄ−３）は、ＣＲＴ９に画像を表
示するためにＳＲＡＭ７から読み出したコード面のドツ
トパターンデータとフォト面のドツトパターンデータか
ら、ＬＣＤｌ０用の表示データを作り出す部分である。

今、ＬＣＤｌ０としてはＯＮ１０　Ｆ　Ｆの２値状態を
もつＬＣＤを対象としている。したがって、キャプテン
システムのような２つのブレーンを持つシステムの表示
データをＬＣＤｌ０に表示するには、データに何らかの
処理が必要となる。また、キャプテンシステムは画素情
報であるドツトパターンデータの他に色データを持って
いる。しかし、キャプテンシステムが情報を受信するシ
ステムであることを考慮すれば、各ブレーン（コード面
とフォト面）のドツトパターンデータだけで情報の表示
が可能である。

したがって、あとは２個のブレーンのデータの識別を考
えればよい。

第５図（ｃ）に、第５図（ａ）のコード面のドツトパタ
ーンデータと第５図（ｂ）のフォト面のドツトパターン
データ（ｂ）とのＯＲ論理をとった例を示す。この例か
られかるように、コード面とフォト面を重ね合せるため
、単純に２つのデータのＯＲ論理をとると、２つのデー
タを識別することができない。そこで、この実施例では
、第５図（ｄ）に示すように、コード面のドツトパター
ンを縁取りすることにより、２つのデータを識別可能な
ようにしたものである。すなわち、第５図（ｄ）はコー
ド面のドツトパターンデータの周辺に１ドツトのブラン
ク領域を設け、その部分のフォト面のドツトパターンデ
ータをマスクし、さらに、コード面のドツトパターンデ
ータとのＯＲ論理をとるようにしたものである。したが
って、コード面とフォト面のデータの境界に１ドツトの
ブランク領域ができ、２つのデータの識別が可能となる
。

第６図にＬＣＤデータ変換部（Ｄ−３）の具体的構成を
示す。現ラインに対して１ライン前のラインおよび１ラ
イン後のラインのコード面のドツトパターンデータＤＰ
ＩＢ、ＤＰＩＡとフラッシングデータＤＡＩＢ、ＤＡＩ
Ａとが、第４図に示すタイミングでＳＲＡＭ７から読み
出され、それぞれラッチ回路４ｂ、２ｂ、３ｂ、ｌｂに
ラッチされる。各ラッチデータは次段のスイッチ回路５
ｂ、６ｂ、７ｂ、８ｂで３２ビツトデータからミニブロ
ック（４ドツト×４ドツト）単位の４ビツトデータに変
換される。この変換出力のうち、各ドツトパターンデー
タＤＰＩＡ、ＤＰＩＢはそれぞれ４ビットシフトレジス
タ１０ｂ、１２ｂに供給される。フラッシング制御部９
ｂ、ｌｌｂはフラッシングデータＤＡＩＡ、ＤＡＩＢ及
びフラッシングパルスに従って４ビットシフトレジスタ
１０ｂ、１２ｂに対するロードパルスＬＤ２の供給を制
御する。１６ビツトシフトレジスタ１３ｂは、１ライン
前のドツトパターンデータＤＰＩＢと１ライン後のドツ
トパターンデータＤＰＩＡの読み出しタイミングの違い
からのデータのずれを補正する８、すなわち、同期をと
るものである。

第６図において、破線で囲む部分は、コード面のドツト
パターンデータの周辺の１ドツト分のデータをブランク
データとし、フォト面のドツトパターンデータをマスク
し、さらに、コード面のドツトパターンデータとのＯＲ
論理をとる部分である。コード面のドツトパターンデー
タ■の周辺の１ドツトをブランクデータとし、フォト面
のドツトパターンデータをマスクすることは、第７図に
示すように、フォト面の現ラインの現ドツトのドツトパ
ターンデータ■に対してその周辺の３×３画素の部分に
コード面のドツトパターンデータが存在すれば（輝度が
存在すれば）、フォト面のドツトパターンデータ■がマ
スクされることを意味する。すなわち、第７図の■、■
、■、■、■。

■、■、■の各部分に１つでもコード面のドツトパター
ンデータが存在すれば、フォト面のドットパターンデー
タ■がマスクされることを意味する。

したがって、コード面のドツトパターンデータとしては
、現ラインとその上下１ラインの合計３ライン分のドツ
トパターンデータを読み出す必要がある。

第６図の破線の部分のＤフリップフロラプ回路１．４ｂ
、１５ｂ、１６ｂ、１７ｂ、１８ｂ。

１９ｂ、２０ｂ、２１ｂ、２２ｂは、第７図の■。

■、■、■、■、■、■、■、■の９画素分のブタをラ
ッチするものである。８人力ＮＯＲは第７図の■、■、
■、■、■、■、■、■の各画素にドツトパターンデー
タが存在するかどうかを判定する。この判定結果に従っ
て、フォト面のドツトパターンデータをマスクする。２
人力ＯＲ回路２５ｂは、このマスク出力とコード面のド
ツトパターンデータとのＯＲ論理をとる。

このようにして合成されたデータは、３２ビツトシフト
レジスタ２６ｂおよび３２ビツトレジスタ２７ｂで３２
とットデータに変換される。この３２ビツトデータは、
スイッチ回路２８ｂにより１６ビツトデータに時分割さ
れ、ＤＲＡＭ８のデータバスＤ　Ｍ　Ｄ　ｏ−１５に供
給される。この１６ビツトデータをＤＲＡＭ８に書き込
むことは、第２図の［Ｆ］の部分で行なわれる。

なお、現ラインの１ライン前と１ライン後のラインのド
ツトパターンデータＤＰＩＢ、ＤＰＩＡのフラッシング
制御を行なうのは、フラッシングの明滅状態に応じて、
縁取り状態を変えるためである。

すなわち、これらのドツトパターンデータＤＰＩＢ、Ｄ
ＰＩＡに対してフラッシング制御を行なわないと、フラ
ッシング滅の状態のときにも、縁取りがなされる。この
結果、第５図の例に従って説明すれば、フラッシング滅
のときに、第５図（ｄ）から「東」を削除したような画
像か得られる。これに対し、この実施例のように、ドツ
トパターンデータＤＰＩＢ、ＤＰＩＡに対してフラッシ
ング制御を行なうと、フラッシング滅のときには、縁取
りがなされないので、第５図（Ｃ）で「東」がない状態
、つまり、第５図（ｂ）の本来表示すべき画像が得られ
る。

なお、第６図には示さないが、コード面やフォト面の現
ラインのドツトパターンデータＤＰ　１゜ＤＰ２に対し
てもフラッシング制御がなされていることは勿論である
。

ここで、フラッシング制御部９ｂ、ｌｌｂの構成につい
て、第８図および第９図を参照しながら説明する。

第８図はフラッシング制御部９ｂの構成を示、す回路図
であり、第９図は第８図の動作を説明するために示すタ
イミングチャートである。

第８図において、スイッチ回路５ｂからは、上記の如く
、４ビツトのフラッシングデータＤＡＩＡが出力される
。今、このフラッシングデータＤＡＩＡをＤ３．Ｄ２．
ＤｌｌＤｏと表わすものとすると、このうち、上位２ビ
ツトのデータＤ３゜Ｄ２がフラッシング制御に使われる
。すなわち、最上位ビットデータＤ３はフラッシングを
行なうか否かを指定するデータであり、フラッシングを
行なわない場合は“１”、行なう場合は“０″となる。

ビットデータＤ２は正相フラッシングを行なうか、逆相
フラッシングを行なうかを指定するデータであり、正相
フラッシングを行なう場合は“０″、逆相フラッシング
を行なう場合は“１″となる。

このようなデータＤ３．Ｄ２は、フラッシング制御部９
ｂに設けられたタイミング合せのだめのフリップフロッ
プ回路１ｃ、２ｃを介して、それぞれオア回路３ｃ、エ
クスクル−シブオア回路４Ｃに供給される。

今、データＤ３が１ｍであるとすると、オア回路３ｃの
出力は常に“１“になる。したがって、ロードパルスＬ
Ｄ１はアンド回路５ｃを通ってロードパルスＬＤ２とし
て４ビツトシフトレジスタ１０ｂに供給される。これに
より、スイッチ回路６ｂから出力される４ビツトのドツ
トパターンデータＤＰＩＡがシフトレジスタ１０ｂにロ
ードされる。そして、このデータは、第９図（ａ）に示
すシフトクロック（表示クロック）に従って１ビツトず
つシリアルに出力される。

このように、データＤ３が“１”の場合は、エクスクル
−シブオア回路４Ｃに供給されるフラッシングパルスに
関係なく、ロードパルスＬＤ２がシフトレジスタ１０ｂ
に供給されるので、フラッシングはなされない。

次に、ビットデータＤ３．Ｄ２がともに“０２の場合は
、フラッシングパルスがそのままエクスクル−シブオア
回路４Ｃとオア回３Ｃを通ってアンド回路５Ｃに与えら
れる。したがって、この場合は、ロードパルスＬＤＩは
、フラッシングパルスが“１”のときのみ、アンド回路
５Ｃを通ってロードパルスＬＤ２となる。そして、フラ
ッシングパルスが“０“のときには、アンド回路５Ｃか
らはロードパルスＬＤ２が出力されない。これにより、
フラッシングパルスが“１”のときは、ドツトパターン
データＤＰ　ＩＡが４ビツトシフトレジスタ１０ｂにロ
ードされ、シリアルデータに変換される。一方、フラッ
シングパルスが“Ｏｍのときは、４ビツトシフトレジス
タ１０にドツトパターンデータＤＰＩＡかロードされな
いため、このシフトレジスタ１０ｂでは、“０″がシフ
トされる。これにより、スイッチ回路６ｂから出力され
るドツトパターンデータＤＰ　ＩＡは結果的にマスクさ
れることになる。

このように、データＤ３．Ｄ２がともに“０″の場合は
、フラッシングパルスが“１”のとき、フラッシング明
の状態となり、フラッシングパルスが“０”のとき、フ
ラッシング滅の状態となる正相フラッシング状態が得ら
れる。

なお、フラッシングパルスは、例えば、周期１秒、デユ
ーティ１：１のパルスに設定されている。

したがって、フラッシングの明滅状態は、０，５秒ごと
に切り替わることになる。

最後に、データＤ３．Ｄ２がそれぞれ“０““１”の場
合は、イクスクルーシブオア回路４Ｃがインバータとし
て動作するので、フラッシングパルスが反転される。し
たがって、この場合は、フラッシングパルスが′１”の
とき、４ビツトシフトレジスタ１０ｂにロードパルスＬ
Ｄ２が与えられず、“０”のとき与えられる。これによ
り、フラッシングパルスが“１２のとき、フラッシング
減の状態となり、“０”のとき、フラッシング明の状態
となる逆相フラッシング状態が得られる。

なお、ロードパルスＬＤ１およびフリップフロップ回路
１ｃ、２ｃのラッチパルスＬＰＩは、第９図（ｂ）、（
ｃ）に示す如く、シフトクロック４クロツクごとに出力
される。

以上フラッシング制御部９ｂの構成について説明したが
、もう一方のフラッシング制御部１１ｂも同じ構成なの
でここでは説明を省略する。

第２図の■の部分はＤＲＡＭ８の制御全般を行うＤＲＡ
Ｍ制御部である。ＬＸカウンタ（Ｅ−１）、ＬＹカウン
タ（Ｅ−２）はＬＣＤ１０を駆動するために必要な各種
制御信号を作り出すためのカウンタである。ここで、Ｌ
ＣＤモジュールへのインタフェースについて簡単に説明
する。６４０８４００画素のＬＣＤｌ０は、通常、第１
０図に示すように２分割駆動される。すなわち、縦方向
の４００画素は上下方向に２００画素ずつに分割され、
上の６４０Ｘ２００画素にはＵＤＯ−３の４ビツトデー
タが、下の６４０Ｘ２００画素にはＬＤＯ−３の４ビツ
トデータが同時に与えられる。この各４ビツトデータの
クロックパルスがＳＣＰで、ＬＣＤｌ０の横方向の１周
期を示す信号がＬＰであり、縦方向の１周期を示す信号
がＦＰである。このタイミングチャートを第１１図に示
す。ＬＣＤｌ０のフレーム周期は７０Ｈｚ程度が標僧で
ある。これより遅いとフリッカ−が目立ち、これより速
いと液晶の応答速度が間に合わなくなる。この実施例で
は、基本クロックは３２１５１’ｓｃ　　（２２，９Ｍ
Ｈｚ　）である。ここで、基本周期（３２／　５　ｆｓ
ｃ　８クロツク分）をｓｅｐ周期とし、１水平周期を６
４０画素ではなく７６８画素とすると、ＬＰ周期は約１
４．９１５ｋｌｌｚとなる。また、ＬＰ２００ライン分
でＦＰとなることから、ＬＰ周期は約７４．５７Ｈｚと
なり、７０Ｈｚ程度となる。以上のことから、基本周期
を最小単位とすると、ＬＸカウンタ（Ｅ　−１）は１９
２進のカウンタとなる。ＬＹカウンタ（Ｅ−２）は２０
０進のカウンタであるが、前に述べたように、ＬＣＤｌ
０におけるヘッダ領域は２４ラインではなく１６ライン
とすることから、ＬＹカウンタ（Ｅ　−２）は８〜２０
７の２００進カウンタとする。こうすることによりヘッ
ダ領域が８〜２３、表示領域が２４〜２０７となり、Ｃ
ＲＴ９に表示する表示アドレスか一致し、都合が良い。

Ｄ　ＲＡ　Ｍアドレス制御部＆ＬＣＤ制御部（Ｅ−３）
はＤＲＡＭ８へのアドレスを発生する部分と、ＬＣＤｌ
０への制御信号を作り出す部分とから成る。ＬＣＤｌ０
への制御信号としては、ＬＰとＦＰがあり、これらはＬ
Ｘカウンタ（Ｅ−１）とＬＹカウンタ（Ｅ−２）の値を
デコードすることにより作られる。ＤＲＡＭ８へのアド
レスは、ＳＲＡＭ７から読み出して合成したドツトパタ
ーンデータをＤＲＡＭ８へ書き込む際のアドレスと、Ｃ
ＰＵ３がＤＲＡＭ８からデータを読み出す際、または、
ＤＲＡＭ８にデータを書き込む際のアクセス用のアドレ
スと、ＬＣＤ１０に表示するデータを表示する為の表示
アドレスとで構成される。ＳＲＡＭ７からＤＲＡＭ８へ
の書き込みアドレスは、アドレススイッチ部（Ｂ　−３
）からＤＲＡＭアドレス制御部＆ＬＣＤ制御部（Ｅ−３
）に供給される。アクセス用のアドレスはＤ−ＲＡＭア
クセス制御部（Ｅ−４）からＤＲＡＭアドレス制御部＆
ＬＣＤ制御部（Ｅ　−３）に供給される。表示用のアド
レスはＬＸカウンタ（Ｅ−１）、ＬＹカウンタ（Ｅ−２
）からＤＲＡＭアドレス制御部＆ＬＣＤ制御部（Ｅ　−
３）に供給される。

ＤＲＡＭ８のアドレスのタイミング及びＲＡＳ信号、Ｃ
ＡＳ信号のタイミングを第１２図に示す。

ＣＰＵアクセス期間は、ＣＰＵ３がＤＲＡＭ８にデータ
を書き込んだり、ＤＲＡＭ８からデータを読み取ったり
する為の期間で、この期間では、ＣＰＵ３からのアドレ
スがＤＲＡＭアクセス制御部（Ｅ−４）でラッチされ、
ＤＲＡＭアドレス制御部＆ＬＣＤ制御部（Ｅ　−３）に
供給される。また、ＣＰＵ３からＤＲＡＭへのデータの
書き込みは８ビット単位に行なわれ、８ビツトデータが
アドレスに応じてＤ　Ｍ　Ｄ　ｏ−”ｔまたはＤ　Ｍ　
Ｄ　８−１５に出力される。このとき同時に、ＤＲＡＭ
８へのライトパルスＤＷＲｏ、ＤＷＲ１がアドレスに対
応してアクティブ状態となる。

Ｄ　Ｗ　Ｒｏ　−＋はＤＲＡＭアクセス制御部（Ｅ−４
）から出力される。ＬＣＤデータライト期間は２回連続
して存在する。ＬＣＤデータ変換部（Ｄ−３）の処理が
完了したことを検出すれば、この期間中にＤＲＡＭ８へ
データが書き込まれる。この期間にＬＣＤデータ変換部
（Ｄ−３）で作られた３２とットデータが、１６ビツト
単位に２個に時分割され、Ｄ　Ｍ　Ｄ　ｏ−１，上に出
力される。このときの書き込みアドレスがアドレススイ
ッチ部（Ｂ　−３）からＤＲＡＭアドレス制御部＆ＬＣ
Ｄ制御部（Ｅ−３）に供給され、第１０図に示すタイミ
ングでローアドレス、コラムアドレスとしてＤＲＡＭの
アドレスバスＤＭＡｏ−ａに出力される。

同時に、ライトパルスＤ　Ｗ　Ｒｏ−＋が共にアクティ
ブ状態となる。また、この期間にデータの書込みが自動
で行なわれるのは、ヘッダ部を除く表示領域のデータが
ＬＣＤ変換部（Ｄ−３）で処理される期間のみである。

ヘッダ部のデータはＣＰＵ３が直接をＤＲＡＭ８に書き
込む。

ＣＰＵデータリード期間は、ＬＣＤｌ０にデータを表示
する為に、ＤＲＡＭ８からデータを読み出す期間である
。但し、ＬＣＤｌ０には上下２分割したデータを同時に
与える必要があるため、この期間に１６とットデータを
２個読み出す必要がある。この為、この実施例では、Ｄ
ＲＡＭ８のスタティックコラムモードを利用している。

すなわち、コラムアドレスとして縦方向のアドレス（Ｌ
Ｙカウンタ（Ｅ　−２）の値）を供給し、最初のコラム
アドレスとしては、８−２０７ラインのアドレスを供給
し、次のコラムアドレスとしては、８−２０７に２００
をオフセットした２０８〜４０７のラインアドレスを供
給している。したがって、ローアドレスと最初のコラム
アドレスでＬＣＤｌ０の上半分のデータを読み出し、２
番目のコラムアドレスでＬＣＤｌ０の下半分のデータを
読み出している。これら１６ビツトの各データは、ＬＣ
Ｄデータ処理部（Ｅ　−５）に与えられ、４ビット単位
のデータ（Ｕ　Ｄ　Ｏ−３、Ｌ　Ｄ　Ｏ−３）に変換さ
れた後、ＬＣＤｌ０に供給される。

なお、ＳＲＡＭ７からＤＲＡＭ８へのデータの書込みは
、ＬＣＤデータ変換部（Ｄ−３）で処理された３２ビツ
トデータが、３２１５　ｆｓｃ　３２クロツク中に行わ
れるため、データの書損じなどは生じない。

（１）以上述べたようにこの実施例は、ＣＲＴＱ用の画
像データを格納するＳＲＡＭ７と、ＬＣＤ用の画像デー
タを格納するＤＲＡＭ８を設け、ＣＲＴ９の表示１ｉ１
Ｊ　１３１１に関しては、送られてきた画像データをＣ
ＰＵ３によってＣＲＴ用のデータに変換したものを格納
した後、ＳＲＡＭ７に書込み、このＳＲＡＭ７に書き込
まれたデータをＣＲＴ９の表示タイミングに同期して読
み出すようにしたものである。一方、ＬＣＤ９の表示制
御に関しては、ＣＲＴ９に表示するために、ＳＲＡＭ７
から読み出された画像データをその読出しタイミングに
同期してＬＣＤｌ０用のデータに変換し、これをＳ　Ｒ
ＡＭ７の読出しアドレスに従ってＤＲＡＭ８に書込み、
これをＬＣＤｌ０の表示タイミングに同期して読み出す
ようにしたものである。

このような構成によれば、ＣＲＴ９と ＬＣＤｌ０の制御部は、全く独立に設けられるのではな
く、部分的に独立に設けられることになるので、ソフト
ウェアの煩雑化およびハードウェアの増大が防止される
。

すなわち、まず、ソフトウェアの煩雑化の防止について
いえば、この実施例では、送られてきた画像データを処
理するＣＰＵ３はＣＲＴＱ用のデータ変換処理だけを行
なえばよい。したがって、ＣＰＵ３のソフトウェアとし
ては、従来のＣＲＴあるいはアクティブマトリクス方式
のＬＣＤのみを制御する表示制御装置のソフトウェアと
ほぼ同じになり、ＣＲＴ９およびＬＣＤｌ０を表示制御
するにも係わらず、ソフトウェアが煩雑化することがな
い。

次に、ハードウェアの増大が防止される理由を具体的に
挙げると、次のような点があげられる。

■ＳＲＡＭ７の表示用読出しアドレスを、ＤＲＡＭ８の
書込みアドレスとして使っているので、このＬＣＤｌ０
側の書込みアドレス発生手段が不要となる点。

■ＣＰＵ３はＣＲＴ９側のデータ変換処理を行なうため
、このデータ変換処理状態を監視する部分をＣＲＴＩＯ
側にだけ設ければよい点。

■ＳＲＡＭ７の読出しデータがＤＲＡＭ８に書き込まれ
るため、画像メモリに格納されている画像データをハー
ドウェアで消去する場合、ＳＲＡＭ７の画像データを消
去すれば、結果的に、ＤＲＡＭ８の格納データも消去さ
れる。したがって、ハードウェア消去部（Ｃ−１）をＣ
ＲＴＱ側にだけ設ければよい点。

■ＳＲＡＭ７とＤＲＡＭ８をアクセスするための基本周
期を等しくしたので、ＤＲＡＭ８に対するデータの書損
じなどを防ぐためのバッファ回路等が不要となる点。

（２）また、この実施例は、ＳＲＡＭ７から読み出され
たデータをＤＲＡＭ８に書込む際、まず、コード面に関
しては、現ドツトおよびこれに隣接する周囲の表示ドツ
トにおけるドツトパターンデータ（第７図の■、■、■
、■、■、■、■、■。

■）を読出し、フォト面に関しては、現表示ドツトにお
けるドツトパターンデータ（第７図の■）を読み田し、
次に、コード面の現ドツトの周囲のドツトのドツトパタ
ーンデータ（第７図の■、■。

■、■、■、■、■、■）が輝度を有するが否かを判定
し、輝度を有すれば、フォト面の現ドツトのドツトパタ
ーンデータ（第７図の■）をマスクし、最後に、このマ
スク出力とコード面の現ドツトのドツトパターンデータ
（第７図の■）とを合成するようになっている。

上記構成によれば、コード面のドツトパターンの周囲に
おけるフォト面のドツトパターンデータがマスクされる
ため、コード面とフォト面とを重ねて表示するにもかか
わらず、両者の識別が可能となる。

また、この場合、コード面の現ラインの１ライン前およ
び１ライン後のラインのドットパターンデータＤＰＩＢ
　　ＤＰＩＡ　（第７図の■、■、■。

■、■、■）に関しても、フラッシング制御を行なうよ
うになっているので、フラッシング時に縁取りに伴う不
具合が生じない。すなわち、フラッシング滅にもかかイ
つらす、縁取りがなされることこより、第５図（ｄ）の
画像から「東」を除去したような画像が得られることを
防止することができ、第５図（ｂ）に示すような本来の
画像を得ることができるわけである。

以上この発明の一実施例を詳細に説明したが、この発明
はこのような実施例に限定されるものではない。

例えば、先の実施例では、ＣＲＴ９として倍スキヤンモ
ニターを使用する場合を説明したが、この発明では、パ
ーソナルコンピュータ等に使用されているＬ　Ｈ２４ｋ
Ｈｚモニターを使用可能なことも勿論である。この場合
は、ＬＣＤｌ０のＬＰを６４０画素対応にすればよく、
ＦＰも７０Ｈｚとなる。

また、先の実施例では、画像メモリとじてＳＲＡＭ７．
ＤＲＡＭ８を用いる場合を説明したが、これ以外のメモ
リを用いてもよいことは勿論である。

さらに、先の実施例では、キャプテンシステムにこの発
明を適用する場合を説明したが、この発明はこれ以外の
システムの表示制御装置にも適用可能なことも勿論であ
る。

［発明の効果］ 以上述べたようにこの発明は、扱う画像データの形態や
駆動方式の異なる２種の表示装置を簡単なソフトウェア
および小さなノ＼−ドウエアで制御可能なため、キャプ
テンシステムにおいて、ＣＲＴやアクティブマトリクス
方式のＬＣＤだけでなく、普及が著しい２値方式のＬＣ
Ｄの使用も可能とすることができる。

また、ＬＣＤにコード面とフォト面を重ねて表示する場
合であっても、両者の識別を可能とすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は第１図の表示制御部の具体的な構成を示すブロ
ック図、第３図は第２図の基本タイミング発生部の具体
的構成を示す回路図、第４図は第２図の動作を説明する
ためのタイミングチャート、第５図は第２図の動作を説
明するための図、第６図は第２図のＬＣＤデータ変換部
の具体的構成を示す回路図、第７図は第６図の動作を説
明するための図、第８図は第６図に示すフラッシング制
御部の具体的構成の一例を示す回路図、第９図は第８図
の動作を説明するためのタイミングチャート、第１０図
は第２図の動作を説明するための図、第１１図および第
１２図は第２図の動作を説明するためのタイミングチャ
ートである。 Ｌ、、Ｌ２・・・電話回線、１・・・ＮＣＵ部、２・・
・ＭＯＤＥＭ部、３・・・ＣＰＵ、４・・・ＲＯＭ、５
・・・電源部、６・・・表示制御部、７・・・ＳＲＡＭ
、８・・・ＤＲＡＭ、９・・・ＣＲＴ、１０・・・ＬＣ
Ｄ５Ａ・・・タイミング発生部、Ｂ・・・アドレス発生
部、Ｃ・・・アクセス・消去部、Ｄ・・・デコーダ部、
Ｅ・・・ＤＲＡＭ制御部、Ａ−１・・・基本タイミング
発生部、Ａ−２・・・Ｈ信号発生部、Ａ−３・・・Ｖ信
号発生部、＋１３−１・・・Ｙアドレス発生部、Ｂ−２
・・・ＣＰＵアドレスラッチ部、Ｃ−１・・・ハードウ
ェア消去部、Ｃ−２・・・データ変換部、Ｃ−３・・・
ライトデータレジスタ、Ｃ−４・・・リードデータレジ
スタ、Ｃ−５・・・Ｓ　ＲＡＭアクセス制御部＆ＷＡＩ
Ｔ制御部、Ｄ−１・・・ＲＧＢＣデコーダ、Ｄ−２・・
・ＲＧＢＰデコーダ、Ｄ−３・・・ＬＣＤデータ変換部
、Ｄ−４・・・ＬＵＴ制御部、Ｄ−５・・・ＣＴＲＰレ
ジスタ、Ｄ−６・・・ＰＴＲＰレジスタ、Ｄ−７・・・
ＬＵＴＲＡＭＳＤ−８・・・ＬＵＴデータレジスタ、Ｄ
−９・・・ラスク色レジスタ、Ｄ−１０・・・スイッチ
部、Ｄ−１１・・・ＢＬＫ変換部、Ｅ−１・・・ＬＸカ
ウンタ、Ｅ−２・・・ＬＹカウンタ、Ｅ−３・・・Ｄ　
ＲＡ　Ｍアドレス制御部＆ＬＣＤ制御部、Ｅ−４・・・
ＤＲＡＭアクセス制御部、Ｅ−５・・・ＬＣＤデータ処
理部、ｌａ・・・８ビツトシフトレジスタ、２ａ・・・
デコーダ、１ｂ〜４ｂ・・・ラッチ回路、５ｂ〜８ｂ・
・・スイッチ回路、９ｂ、ｌｌｂ・・・フラッシング制
御部、１０ｂ、１２ｂ・・・４ビツトシフトレジスタ、
１３ｂ・・・１６ビツトシフトレジスタ、１４ｂ〜２２
１）・・・Ｄフリップフロップ回路、２３ｂ・・・８人
力ＮＯＲ回路、２４ｂ・・・２人力ＮＯＲ回路、２５ｂ
・・・２人カノア回路、２６ｂ・・・３２ビツトシフト
レジスタ、２７ｂ・・・３２ビツトレジスタ、２８ｂ・
・・スイッチ回路、ｌｃ、２ｃ・・・フリップフロップ
回路、３Ｃ・オア回路、４Ｃ・・・エクスクルーンブオ
ア回路、５Ｃ・・・アンド回路。

Claims (5)

【特許請求の範囲】
1. （１）第１の表示装置用の画像データを格納する第１の
   画像メモリと、 上記第１の表示装置とは駆動方式および扱う画像データ
   の形態が異なる第２の表示装置用の画像データを格納す
   る第２の画像メモリと、 送られてきた画像データを上記第１の画像メモリに格納
   するための画像データに変換する第１のデータ変換手段
   と、 この第１のデータ変換手段によって変換された画像デー
   タを上記第１の画像メモリに書込む第１のデータ書込み
   手段と、 この第１のデータ書込み手段によって上記第１の画像メ
   モリに書き込まれた画像データを上記第１の表示装置の
   表示タイミングに同期して時分割で読み出す第１のデー
   タ読出し手段と、 この第１のデータ読出し手段で読み出された画像データ
   をこの第１のデータ読出し手段のデータ読出しタイミン
   グに同期して上記第２の画像メモリの格納するための画
   像データに変換する第２のデータ変換手段と、 この第２のデータ変換手段によって変換された画像デー
   タを上記第１のデータ読出し手段の読出しアドレスに従
   って上記第２の画像メモリに書き込む第２のデータ書込
   み手段と、 この第２のデータ書込み手段によって上記第２の画像メ
   モリに書込まれた画像データを上記第２の表示手段の表
   示タイミングに従って上記第２の画像メモリから読み出
   す第２のデータ読出し手段とを具備したことを特徴とす
   る表示制御装置。
2. （２）上記第１の画像メモリは、上記第１の表示装置用
   の画像データとして上記第１の表示装置の表示画面に対
   応する第１、第２の輝度データを格納するように構成さ
   れ、 上記第２のデータ変換手段は、 上記第１のデータ読出し手段によって読み出された現表
   示位置とこれに隣接する周囲の表示位置における上記第
   １の輝度データおよび上記現表示位置における上記第２
   の輝度データを保持するデータ保持手段と、 このデータ保持手段に保持された上記現表示位置に隣接
   する周囲の表示位置における上記第１の輝度データが輝
   度を有するか否かを判定する輝度判定手段と、 この輝度判定手段によって輝度を有すると判定されたと
   き、上記現表示位置における上記第２の輝度データをマ
   スクする輝度データマスク手段と、この輝度データマス
   ク手段のマスク出力と上記データ保持手段に保持された
   上記現表示位置における上記第１の輝度データとを合成
   するデータ合成手段とを具備するように構成されている
   ことを特徴とする請求項１記載の表示制御装置。
3. （３）上記第１の画像メモリは、上記第１、第２の輝度
   データのフラッシングデータを格納するように構成され
   、 上記第１のデータ読出し手段は、上記現表示位置および
   これに隣接する周囲の表示位置における上記第１の輝度
   データと上記現表示位置における上記第２の輝度データ
   の読出しに対応してこれら第１、第２の輝度データの上
   記フラッシングデータを読み出すように構成され、 上記データ保持手段は、 上記第１のデータ読出し手段によって読み出された上記
   フラッシングデータを保持するフラッシングデータ保持
   手段と、 このフラッシングデータ保持手段に保持された上記フラ
   ッシングデータに基づいて、表示タイミングに同期した
   上記第１、第２の輝度データそれぞれのフラッシング状
   態を判定するフラッシング状態判定手段と、 このフラッシング状態判定手段の判定結果に基づいて、
   フラッシング滅の状態のとき、対応する第１、第２の輝
   度データをマスクするフラッシング用マスク手段とを具
   備するように構成されていることを特徴とする請求項２
   記載の表示制御装置。
4. （４）表示装置の表示画面に対応する第１、第２の輝度
   データを格納する画像メモリと、 この画像メモリから上記表示装置の表示タイミングに同
   期して、現表示位置とこれに隣接する周囲の表示位置に
   おける上記第１の輝度データおよび上記現表示位置にお
   ける上記第２の輝度データを時分割で読み出して保持す
   るデータ保持手段と、このデータ保持手段に保持された
   上記現表示位置に隣接する周囲の表示位置における上記
   第１の輝度データが輝度を有するか否かを判定する輝度
   判定手段と、 この輝度判定手段によって輝度を有すると判定されたと
   き、上記現表示位置における上記第２の輝度データをマ
   スクする輝度データマスク手段と、この輝度データマス
   ク手段のマスク出力と上記データ保持手段に保持された
   上記現表示位置における上記第１の輝度データとを合成
   するデータ合成手段とを具備したことを特徴とする表示
   制御装置。
5. （５）上記画像メモリは上記第１、第２の輝度データの
   フラッシングデータを格納するように構成され、 上記データ保持手段は、 上記現表示位置及びこれに隣接する周囲の表示位置にお
   ける上記第１の輝度データと上記現表示位置における上
   記第２の輝度データの読出しに対応してこれら第１、第
   ２の輝度データのフラッシングデータを読み出して保持
   するフラッシングデータ保持手段と、 このフラッシングデータ保持手段に保持されたフラッシ
   ングデータに基づいて、表示タイミングに同期した上記
   第１、第２の輝度データそれぞれのフラッシング状態を
   判定するフラッシング状態判定手段と、 このフラッシング状態判定手段の判定結果に基づいて、
   フラッシング滅の状態のとき、対応する第１、第２の輝
   度データをマスクするフラッシング用マスク手段とを具
   備するように構成されていることを特徴とする請求項４
   記載の表示制御装置。