JPH0272440A - プログラム実行ステップ観測方式 - Google Patents
プログラム実行ステップ観測方式Info
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- JPH0272440A JPH0272440A JP63225212A JP22521288A JPH0272440A JP H0272440 A JPH0272440 A JP H0272440A JP 63225212 A JP63225212 A JP 63225212A JP 22521288 A JP22521288 A JP 22521288A JP H0272440 A JPH0272440 A JP H0272440A
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- 230000006866 deterioration Effects 0.000 abstract description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は分岐命令における分岐先アドレスが４の倍数ア
ドレスに制限されている計算機システムのプログラム実
行ステップ観測方式に関する。 ［従来の技術］ 従来、プログラムの評価方法の一手法として網羅率を測
定する方法があり、このためにプログラムの各ステップ
に対応するエリアを有する表を主記憶上に用意し、命令
の実行ごとにこの表の対応するエリアを塗りつぶしてい
た。 ［発明が解決しようとする課題］ 上述した従来のプログラム実行ステップ観測方式は、プ
ログラムの各ステップに対応するエリアを有する表を主
記憶上に用意して命令の実行ごとにその表の対応するエ
リアを塗りつぶしているために計算機システムの実性能
の低下が大きく、また、実性能の低下を抑えるためには
、多くの専用回路を用意しなければならないとともに、
主記憶上に前記の対応表を用意するために主記憶の利用
効率が低下するという欠点がある。 〔課題を解決するための手段］ 本発明の第１のプログラム実行ステップ観測方式は、 現在実行中の命令の主記憶上のアドレスを保持する実行
中命令アドレス保持手段と、 現在実行中の命令が分岐命令であるならば該分岐命令を
保持する分岐命令保持手段と、前記分岐命令の分岐条件
が成立したならば前記分岐命令保持手段に保持されてい
る該分岐命令の分岐先アドレス部の下位２ビットのうち
の１ビットを論理“１”にした後、前記実行中命令アド
レス保持手段に保持されている主記憶上のアドレスに該
分岐命令を書戻す分岐成立記録手段と、前記分岐命令の
分岐条件が不成立ならば前記分岐命令保持手段に保持さ
れている該分岐命令の分岐先アドレス部の下位２ビット
のうちの前記分岐成立記録手段で使用されたビットの他
のビットを論理”ｌ”にし前記実行中命令アドレス保持
手段に保持されている主記憶上のアドレスに該分岐命令
を書戻す分岐成立記録手段とを有する。 本発明の第２のプログラム実行ステップ観測方式は、 現在実行中の命令の主記憶上のアドレスを保持する実行
中命令アドレス保持手段と、 現在実行中の命令が分岐命令であるならば該分岐命令を
保持する分岐命令保持手段と、前記分岐命令の分岐トレ
ースを行なうかどうかが設定される分岐トレースモード
設定手段と、前記分岐命令の分岐条件が成立し前記分岐
トレースモード設定手段が分岐命令の分岐トレースを示
しているならば、前記分岐命令保持手段に保持されてい
る該分岐命令の分岐先アドレス部の下位２ビットのうち
の１ビットを論理“ｌ”にし、前記実行中命令アドレス
保持手段に保持されている主記憶上のアドレスに該分岐
命令を書戻す分岐成立記録手段と、 前記分岐命令の分岐条件が不成立となり前記分岐トレー
スモード設定手段が分岐命令の分岐トレースを示してい
るならば、前記分岐命令保持手段に保持されている該分
岐命令の分岐先アドレス部の下位２ビットのうちの前記
分岐成立記録手段に使用されたビットの他のビットを論
理“１“にし、前記実行中命令アドレス保持手段に保持
されている主記憶上のアドレスに該分岐命令を書戻す分
岐不成立記録手段とを有する。
ドレスに制限されている計算機システムのプログラム実
行ステップ観測方式に関する。 ［従来の技術］ 従来、プログラムの評価方法の一手法として網羅率を測
定する方法があり、このためにプログラムの各ステップ
に対応するエリアを有する表を主記憶上に用意し、命令
の実行ごとにこの表の対応するエリアを塗りつぶしてい
た。 ［発明が解決しようとする課題］ 上述した従来のプログラム実行ステップ観測方式は、プ
ログラムの各ステップに対応するエリアを有する表を主
記憶上に用意して命令の実行ごとにその表の対応するエ
リアを塗りつぶしているために計算機システムの実性能
の低下が大きく、また、実性能の低下を抑えるためには
、多くの専用回路を用意しなければならないとともに、
主記憶上に前記の対応表を用意するために主記憶の利用
効率が低下するという欠点がある。 〔課題を解決するための手段］ 本発明の第１のプログラム実行ステップ観測方式は、 現在実行中の命令の主記憶上のアドレスを保持する実行
中命令アドレス保持手段と、 現在実行中の命令が分岐命令であるならば該分岐命令を
保持する分岐命令保持手段と、前記分岐命令の分岐条件
が成立したならば前記分岐命令保持手段に保持されてい
る該分岐命令の分岐先アドレス部の下位２ビットのうち
の１ビットを論理“１”にした後、前記実行中命令アド
レス保持手段に保持されている主記憶上のアドレスに該
分岐命令を書戻す分岐成立記録手段と、前記分岐命令の
分岐条件が不成立ならば前記分岐命令保持手段に保持さ
れている該分岐命令の分岐先アドレス部の下位２ビット
のうちの前記分岐成立記録手段で使用されたビットの他
のビットを論理”ｌ”にし前記実行中命令アドレス保持
手段に保持されている主記憶上のアドレスに該分岐命令
を書戻す分岐成立記録手段とを有する。 本発明の第２のプログラム実行ステップ観測方式は、 現在実行中の命令の主記憶上のアドレスを保持する実行
中命令アドレス保持手段と、 現在実行中の命令が分岐命令であるならば該分岐命令を
保持する分岐命令保持手段と、前記分岐命令の分岐トレ
ースを行なうかどうかが設定される分岐トレースモード
設定手段と、前記分岐命令の分岐条件が成立し前記分岐
トレースモード設定手段が分岐命令の分岐トレースを示
しているならば、前記分岐命令保持手段に保持されてい
る該分岐命令の分岐先アドレス部の下位２ビットのうち
の１ビットを論理“ｌ”にし、前記実行中命令アドレス
保持手段に保持されている主記憶上のアドレスに該分岐
命令を書戻す分岐成立記録手段と、 前記分岐命令の分岐条件が不成立となり前記分岐トレー
スモード設定手段が分岐命令の分岐トレースを示してい
るならば、前記分岐命令保持手段に保持されている該分
岐命令の分岐先アドレス部の下位２ビットのうちの前記
分岐成立記録手段に使用されたビットの他のビットを論
理“１“にし、前記実行中命令アドレス保持手段に保持
されている主記憶上のアドレスに該分岐命令を書戻す分
岐不成立記録手段とを有する。
【作 用】
分岐命令の分岐アドレス部の下位２ビットに分岐の成立
または不成立が記録されてプログラムの実行ステップの
実行または不実行が観測でき、ブログラムの各ステップ
に対応するエリアを有する表を主記憶上に用意して塗り
つぶすことがないので、計算機システムの実性能の低下
が少なく、したがって実性能の低下を抑えるための専用
回路の必要もなく、また分岐命令そのものに実行が記録
されて他の記憶領域が占有されないので主記憶を有効に
利用することができる。 さらに、第２のプログラム実行ステップ観測方式は分岐
トレースモード設定手段に分岐命令の分岐トレースを行
なうかどうかが設定されていて、分岐トレースの必要が
ないときは分岐トレースをしないので、−層実性能低下
を防止できる。 ［実施例］ 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明のプログラム実行ステップ観測方式（特
許請求の範囲第１項）の一実施例が適用された計算機シ
ステムのブロック図、第２図は第１図の計算機システム
で使用される分岐命令の形式を示す図、第３図は第１図
の分岐成立記録手段１３３の処理を示すフローチャート
、第４図は第１図の分岐不成立記録手段１３５の処理を
示すフローチャートである。 論理装置１００と主記憶装置２００とは計算機システム
を構成している。論理装置１００は、命令解読部１１０
、演算処理部１２０および分岐処理部１３０から構成さ
れている。命令解読部１１０は実行中命令アドレス保持
部１１１と命令取出し部１１２とから構成され、演算処
理部１２０は演算部１２１と命令アドレス更新部１２２
とから構成され、分岐処理部１３０は分岐命令保持部１
３１、分岐条件判断部１３２、分岐成立記録手段１３３
、命令アドレス変更部１３４、分岐不成立記録手段１３
５および命令アドレス加算部１３６から構成されている
。また、この計算機システムでは分岐命令における分岐
先アドレスが４の倍数に制限されており、プログラムの
命令形式は、第２図に示すように、命令コード部１と補
助コード部２とアドレス部３とから構成され、命令コー
ド部１は分岐の有無を、補助コード部２は分岐条件を、
アドレス部３は分岐先アドレスをそれぞれ表わしている
。分岐先アドレスが４の倍数に制限されているのでアド
レス部３の下位２ビットは通常は“０”となっている。 主記憶装置２００にはこれから実行すべきプログラムの
命令およびデータが記憶されている。 論理装置１００は命令解読部１１０に含まれる実行中命
令アドレス保持部１１１によって示される主記憶装置２
００上の内容を命令取出し部１１２に取り出しその命令
の種類を調べ、分岐命令ならば分岐処理部１３０に、分
岐命令以外ならば演算処理部１２０に制御を渡す、演算
処理部１２０は演算部１２１で演算を行ない、命令アド
レス更新部１２２によって、実行した命令の命令長に相
当する値だけ実行中命令アドレス保持部１１１の保持す
るアドレスを更新する。一方、分岐命令ならば分岐処理
部１３０は実行中命令アドレス保持部１１１で示す主記
憶装置２００の内容の４バイトを分岐命令保持部１３１
に取込む。その後分岐条件判断部１３２によって分岐命
令の分岐条件が成立するかどうかを調べる。分岐条件が
成立するならば、第３図に示すように、分岐成立記録手
段１３３によって分岐が成立したことが主記憶装置２０
０上に記録される。すなわち、分岐命令保持部１３１で
保持している４バイト（３２ビット）の分岐命令のうち
下位から２ビット目（ビット３０）を論理“ｌ”にしく
ステップ１１）、次に、実行中命令アドレス保持部１１
１が保持しているその分岐命令の主記憶装置２００上の
アドレスを取出しくステップ１２）、ビット３０を論理
゛１“にした分岐命令を主記憶装置２００上に書き戻す
（ステップ１３）、その後、命令アドレス変更部１３４
により分岐命令保持部１３１が保持している分岐先アド
レス２０ビットのうちの下２ビットを“００”にして実
行中命令アドレス保持部１１１に設定する。 また、分岐条件が不成立ならば、第４図に示すように、
分岐不成立記録手段１３５によって分岐が成立しなかっ
たことが主記憶装置２００上に記録される。すなわち、
分岐命令保持部１３１で保持している４バイト（３２ビ
ット）の分岐命令のうち下位から１ビット目（ビット３
１）を論理“１“にしくステップ２１）、次に実行中命
令アドレス保持部１１１が保持しているその分岐命令の
主記憶装置２００上のアドレスを取出しくステップ２２
）、ビット３１を論理“１”にした分岐命令を主記憶装
置２００上に書き戻す（ステップ２３）その後、命令ア
ドレス加算部１３６により分岐命令の命令長に相当する
“４”を実行中命令アドレス保持部１１１に加算する。 最後に、主記憶装置２００に書戻された分岐命令を読出
してアドレス部のビット３０およびビット３１が論理“
１“どなっているものの数をそれぞれＡおよびＢとし、
分岐命令の全数なＣとすれば網羅率りは、 Ａ＋Ｂ により求められる。 第５図は本発明のプログラム実行ステップ観測方式（特
許請求の範囲第２項）の一実施例が適用された計算機シ
ステムのブロック図、第６図は第５図の分岐成立記録手
段１３７の処理を示すフローチャート、第７図は第５図
の分岐不成立記録手段１３８の処理を示すフローチャー
トである。 この計算機システムは、第１図の論理装置１００の命令
解読部１１０に分岐トレースモード設定部１１３が付加
され、これに伴なって関係各部各手段の機能が増加され
、なかんずく分岐処理部１３０．の分岐記録手段１３３
に代って機能が増加された分岐成立記録手段１３７が、
また、分岐不成立記録手段１３５に代って機能が増加さ
れた分岐不成立記録手段１３８が備えられている。 論理装置１００は主記憶装置２００上の内容を分岐取出
し部１１２に取出しその命令の種類を調べ分岐命令なら
ば分岐処理部１３０に制御を渡し、分岐トレースモード
設定命令ならば分岐トレースモード設定部１１３を論理
“１“にし、それ以外ならば演算処理部１２０に制御を
渡す、ここで、分岐命令および分岐トレースモード設定
命令以外の命令ならば演算処理部１２０中の演算部１２
１で演算を行ない、命令アドレス更新部１２２によって
、実行した命令の命令長に相当する値だけ実行中命令ア
ドレス保持部１１１の保持するアドレスを更新する。一
方、与えられた命令が分岐命令ならば第１図の実施例と
同様に、分岐処理部１３０は実行中命令アドレス保持部
１１１で示す主記憶装置２００の内容の４バイトを分岐
命令保持部１３１に取込む、その後、分岐条件判断部１
３２によって分岐命令の分岐条件が成立するかどうかを
調べ、分岐条件が成立し、かつ分岐トレースモニド設定
部１１３に論理“１”が設定されているならば第６図に
示すように、分岐成立記録手段１３７によって分岐が成
立したことが主記憶装置２００上に記録される。すなわ
ち、分岐トレースモード設定部１１３が”１”かどうか
が判定（ステップ３１）、“ｌ”ならば分岐トレースモ
ードであるので分岐命令保持部１３１で保持している４
バイト（３２ビット）の分岐命令のうち下位から２ビッ
ト目（ビット３０）を論理“１”にしくステップ３２）
、次に、実行中命令アドレス保持部１１１の保持してい
るその分岐命令の主記憶装置２００上のアドレスを取出
しくステップ３３）ビット３０を論理“ｌ”にした分岐
命令を主記憶装置２００上に書戻す（ステップ３４）、
その後、命令アドレス変更部１３４により分岐命令保持
部１３１が保持している分岐先アドレス２０ビットのう
ちの下２ビットを“ＯＯ″とみなして実行中命令アドレ
ス保持部１１１の内容を変更する。 また、分岐条件が不成立で、分岐トレースモード設定部
１１３に論理“ｌ”が設定されているならば第７図に示
すように分岐不成立記録手段１３８によって分岐が成立
しなかったことが主記憶装置２００上に記録される。す
なわち、分岐トレースモード設定部１１３が“１”かど
うか判定しくステップ４１）、“１”ならば分岐トレー
スモードであるので分岐命令保持部１３１で保持されて
いる４バイト（３２ビット）の分岐命令のうち下位から
１ビット目（ビット３１）を論理“１“にしくステップ
４２）、次に実行中命令アドレス保持部１１１に保持さ
れているその分岐命令の主記憶装置２００上のアドレス
を取出しくステップ４３）ビット３１を論理“ｌ”にし
た分岐命令を主記憶装置２００上に書戻す（ステップ４
４）、その後、命令アドレス加算部１３６により分岐命
令の命令長に相当する“４”を実行中命令アドレス保持
部Ｉｌｌに加算する。 この後、分岐トレースモード設定部１１３に論理“１”
が設定されているときは、第１図の計算機システムの場
合と同様に主記憶装置２００を参照して網羅率を測定す
る。
または不成立が記録されてプログラムの実行ステップの
実行または不実行が観測でき、ブログラムの各ステップ
に対応するエリアを有する表を主記憶上に用意して塗り
つぶすことがないので、計算機システムの実性能の低下
が少なく、したがって実性能の低下を抑えるための専用
回路の必要もなく、また分岐命令そのものに実行が記録
されて他の記憶領域が占有されないので主記憶を有効に
利用することができる。 さらに、第２のプログラム実行ステップ観測方式は分岐
トレースモード設定手段に分岐命令の分岐トレースを行
なうかどうかが設定されていて、分岐トレースの必要が
ないときは分岐トレースをしないので、−層実性能低下
を防止できる。 ［実施例］ 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明のプログラム実行ステップ観測方式（特
許請求の範囲第１項）の一実施例が適用された計算機シ
ステムのブロック図、第２図は第１図の計算機システム
で使用される分岐命令の形式を示す図、第３図は第１図
の分岐成立記録手段１３３の処理を示すフローチャート
、第４図は第１図の分岐不成立記録手段１３５の処理を
示すフローチャートである。 論理装置１００と主記憶装置２００とは計算機システム
を構成している。論理装置１００は、命令解読部１１０
、演算処理部１２０および分岐処理部１３０から構成さ
れている。命令解読部１１０は実行中命令アドレス保持
部１１１と命令取出し部１１２とから構成され、演算処
理部１２０は演算部１２１と命令アドレス更新部１２２
とから構成され、分岐処理部１３０は分岐命令保持部１
３１、分岐条件判断部１３２、分岐成立記録手段１３３
、命令アドレス変更部１３４、分岐不成立記録手段１３
５および命令アドレス加算部１３６から構成されている
。また、この計算機システムでは分岐命令における分岐
先アドレスが４の倍数に制限されており、プログラムの
命令形式は、第２図に示すように、命令コード部１と補
助コード部２とアドレス部３とから構成され、命令コー
ド部１は分岐の有無を、補助コード部２は分岐条件を、
アドレス部３は分岐先アドレスをそれぞれ表わしている
。分岐先アドレスが４の倍数に制限されているのでアド
レス部３の下位２ビットは通常は“０”となっている。 主記憶装置２００にはこれから実行すべきプログラムの
命令およびデータが記憶されている。 論理装置１００は命令解読部１１０に含まれる実行中命
令アドレス保持部１１１によって示される主記憶装置２
００上の内容を命令取出し部１１２に取り出しその命令
の種類を調べ、分岐命令ならば分岐処理部１３０に、分
岐命令以外ならば演算処理部１２０に制御を渡す、演算
処理部１２０は演算部１２１で演算を行ない、命令アド
レス更新部１２２によって、実行した命令の命令長に相
当する値だけ実行中命令アドレス保持部１１１の保持す
るアドレスを更新する。一方、分岐命令ならば分岐処理
部１３０は実行中命令アドレス保持部１１１で示す主記
憶装置２００の内容の４バイトを分岐命令保持部１３１
に取込む。その後分岐条件判断部１３２によって分岐命
令の分岐条件が成立するかどうかを調べる。分岐条件が
成立するならば、第３図に示すように、分岐成立記録手
段１３３によって分岐が成立したことが主記憶装置２０
０上に記録される。すなわち、分岐命令保持部１３１で
保持している４バイト（３２ビット）の分岐命令のうち
下位から２ビット目（ビット３０）を論理“ｌ”にしく
ステップ１１）、次に、実行中命令アドレス保持部１１
１が保持しているその分岐命令の主記憶装置２００上の
アドレスを取出しくステップ１２）、ビット３０を論理
゛１“にした分岐命令を主記憶装置２００上に書き戻す
（ステップ１３）、その後、命令アドレス変更部１３４
により分岐命令保持部１３１が保持している分岐先アド
レス２０ビットのうちの下２ビットを“００”にして実
行中命令アドレス保持部１１１に設定する。 また、分岐条件が不成立ならば、第４図に示すように、
分岐不成立記録手段１３５によって分岐が成立しなかっ
たことが主記憶装置２００上に記録される。すなわち、
分岐命令保持部１３１で保持している４バイト（３２ビ
ット）の分岐命令のうち下位から１ビット目（ビット３
１）を論理“１“にしくステップ２１）、次に実行中命
令アドレス保持部１１１が保持しているその分岐命令の
主記憶装置２００上のアドレスを取出しくステップ２２
）、ビット３１を論理“１”にした分岐命令を主記憶装
置２００上に書き戻す（ステップ２３）その後、命令ア
ドレス加算部１３６により分岐命令の命令長に相当する
“４”を実行中命令アドレス保持部１１１に加算する。 最後に、主記憶装置２００に書戻された分岐命令を読出
してアドレス部のビット３０およびビット３１が論理“
１“どなっているものの数をそれぞれＡおよびＢとし、
分岐命令の全数なＣとすれば網羅率りは、 Ａ＋Ｂ により求められる。 第５図は本発明のプログラム実行ステップ観測方式（特
許請求の範囲第２項）の一実施例が適用された計算機シ
ステムのブロック図、第６図は第５図の分岐成立記録手
段１３７の処理を示すフローチャート、第７図は第５図
の分岐不成立記録手段１３８の処理を示すフローチャー
トである。 この計算機システムは、第１図の論理装置１００の命令
解読部１１０に分岐トレースモード設定部１１３が付加
され、これに伴なって関係各部各手段の機能が増加され
、なかんずく分岐処理部１３０．の分岐記録手段１３３
に代って機能が増加された分岐成立記録手段１３７が、
また、分岐不成立記録手段１３５に代って機能が増加さ
れた分岐不成立記録手段１３８が備えられている。 論理装置１００は主記憶装置２００上の内容を分岐取出
し部１１２に取出しその命令の種類を調べ分岐命令なら
ば分岐処理部１３０に制御を渡し、分岐トレースモード
設定命令ならば分岐トレースモード設定部１１３を論理
“１“にし、それ以外ならば演算処理部１２０に制御を
渡す、ここで、分岐命令および分岐トレースモード設定
命令以外の命令ならば演算処理部１２０中の演算部１２
１で演算を行ない、命令アドレス更新部１２２によって
、実行した命令の命令長に相当する値だけ実行中命令ア
ドレス保持部１１１の保持するアドレスを更新する。一
方、与えられた命令が分岐命令ならば第１図の実施例と
同様に、分岐処理部１３０は実行中命令アドレス保持部
１１１で示す主記憶装置２００の内容の４バイトを分岐
命令保持部１３１に取込む、その後、分岐条件判断部１
３２によって分岐命令の分岐条件が成立するかどうかを
調べ、分岐条件が成立し、かつ分岐トレースモニド設定
部１１３に論理“１”が設定されているならば第６図に
示すように、分岐成立記録手段１３７によって分岐が成
立したことが主記憶装置２００上に記録される。すなわ
ち、分岐トレースモード設定部１１３が”１”かどうか
が判定（ステップ３１）、“ｌ”ならば分岐トレースモ
ードであるので分岐命令保持部１３１で保持している４
バイト（３２ビット）の分岐命令のうち下位から２ビッ
ト目（ビット３０）を論理“１”にしくステップ３２）
、次に、実行中命令アドレス保持部１１１の保持してい
るその分岐命令の主記憶装置２００上のアドレスを取出
しくステップ３３）ビット３０を論理“ｌ”にした分岐
命令を主記憶装置２００上に書戻す（ステップ３４）、
その後、命令アドレス変更部１３４により分岐命令保持
部１３１が保持している分岐先アドレス２０ビットのう
ちの下２ビットを“ＯＯ″とみなして実行中命令アドレ
ス保持部１１１の内容を変更する。 また、分岐条件が不成立で、分岐トレースモード設定部
１１３に論理“ｌ”が設定されているならば第７図に示
すように分岐不成立記録手段１３８によって分岐が成立
しなかったことが主記憶装置２００上に記録される。す
なわち、分岐トレースモード設定部１１３が“１”かど
うか判定しくステップ４１）、“１”ならば分岐トレー
スモードであるので分岐命令保持部１３１で保持されて
いる４バイト（３２ビット）の分岐命令のうち下位から
１ビット目（ビット３１）を論理“１“にしくステップ
４２）、次に実行中命令アドレス保持部１１１に保持さ
れているその分岐命令の主記憶装置２００上のアドレス
を取出しくステップ４３）ビット３１を論理“ｌ”にし
た分岐命令を主記憶装置２００上に書戻す（ステップ４
４）、その後、命令アドレス加算部１３６により分岐命
令の命令長に相当する“４”を実行中命令アドレス保持
部Ｉｌｌに加算する。 この後、分岐トレースモード設定部１１３に論理“１”
が設定されているときは、第１図の計算機システムの場
合と同様に主記憶装置２００を参照して網羅率を測定す
る。
以上説明したように本発明は、現在実行中の分岐命令の
分岐条件が成立したならば、分岐命令保持手段に保持さ
れている該分岐命令の分岐先アドレス部の下位２ビット
のうちの１ビットを論理“１”にし実行中命令アドレス
保持手段に保持されている主記憶上のアドレスに該分岐
命令を書戻し、前記分岐命令の分岐条件が不成立ならば
、前記分岐命令保持手段に保持されている該分岐命令の
分岐先アドレス部の下位２ビットのうちの他のビットを
論理“１”にして主記憶上の前記アドレスに該分岐命令
を書戻すことにより、プログラムステップ観測のために
主記憶上にプログラムの各ステップの対応表を用意して
塗りつぶすことなく、分岐命令だけを観測の対象として
いるので実性能の低下が少なく、また少ない専用回路で
実現でき、分岐命令そのものに記録して他の記録領域を
必要としないので主記憶を有効利用することができ、さ
らに分岐命令の分岐トレースを行なうかどうかが設定さ
れる分岐トレースモード設定手段を設けた場合は、分岐
トレースの必要がないときは一層、実性能の低下を減す
ることができるという効果がある。
分岐条件が成立したならば、分岐命令保持手段に保持さ
れている該分岐命令の分岐先アドレス部の下位２ビット
のうちの１ビットを論理“１”にし実行中命令アドレス
保持手段に保持されている主記憶上のアドレスに該分岐
命令を書戻し、前記分岐命令の分岐条件が不成立ならば
、前記分岐命令保持手段に保持されている該分岐命令の
分岐先アドレス部の下位２ビットのうちの他のビットを
論理“１”にして主記憶上の前記アドレスに該分岐命令
を書戻すことにより、プログラムステップ観測のために
主記憶上にプログラムの各ステップの対応表を用意して
塗りつぶすことなく、分岐命令だけを観測の対象として
いるので実性能の低下が少なく、また少ない専用回路で
実現でき、分岐命令そのものに記録して他の記録領域を
必要としないので主記憶を有効利用することができ、さ
らに分岐命令の分岐トレースを行なうかどうかが設定さ
れる分岐トレースモード設定手段を設けた場合は、分岐
トレースの必要がないときは一層、実性能の低下を減す
ることができるという効果がある。
第１図は本発明のプログラム実行ステップ観測方式（特
許請求の範囲第１項）の一実施例が適用された計算機シ
ステムのブロック図、第２図は第１図および第５図の計
算機システムで使用される分岐命令の形式を示す図、第
３図は第１図の分岐成立記録手段１３３の処理を示すフ
ローチャート、第４図は第１図の分岐不成立記録手段１
３５の処理を示すフローチャート、第５図は本発明のプ
ログラム実行ステップ観測方式（特許請求の範囲第２項
）の一実施例が適用された計算機システムのブロック図
、第６図は第５図の分岐成立記録手段１３７の処理を示
すフローチャート、第７図は第５図の分岐不成立記録手
段１３８の処理を示すフローチャートである。 ｌ・・・・・・・・・命令コード部、２・・・・・・・
・・条件部、３・・・・・・・・・分岐先アドレス部、
１１、１２．１３．２１．２２．２３．３１．３２．３
３．３４．４１．４２．４３．４４・・・・・・・・・
・・・ステップ、 １００・・・・・・・・・・・・論理装置、 ■０・・
・命令解読部、Ｉｌｌ・・・・・・・・・・・・実行中
命令アドレス保持部、１１２・・・・・・・・・・・・
命令取出し部、＋１３・・・・・・・・・・・・分岐ト
レースモード設定部、２０・・・・・・・・・・・・演
算処理部、２１・・・・・・演算部、 ２２・・・・・・・・・・・・命令アドレス更新部、３
０・・・・・・・・・・・・分岐処理部、３１・・・・
・・・・・・・・分岐命令保持部、３２・・・・・・・
・・・・・分岐条件判断部、３３、１３７・・・・・・
分岐成立記録手段、３４・・・・・・・・・・・・命令
アドレス変更部、３５、１３８・・・・・・分岐不成立
記録手段、３６・・・・・・・・・・・・命令アドレス
加算部、２００・・・・・・・・・・・・主記憶装置。
許請求の範囲第１項）の一実施例が適用された計算機シ
ステムのブロック図、第２図は第１図および第５図の計
算機システムで使用される分岐命令の形式を示す図、第
３図は第１図の分岐成立記録手段１３３の処理を示すフ
ローチャート、第４図は第１図の分岐不成立記録手段１
３５の処理を示すフローチャート、第５図は本発明のプ
ログラム実行ステップ観測方式（特許請求の範囲第２項
）の一実施例が適用された計算機システムのブロック図
、第６図は第５図の分岐成立記録手段１３７の処理を示
すフローチャート、第７図は第５図の分岐不成立記録手
段１３８の処理を示すフローチャートである。 ｌ・・・・・・・・・命令コード部、２・・・・・・・
・・条件部、３・・・・・・・・・分岐先アドレス部、
１１、１２．１３．２１．２２．２３．３１．３２．３
３．３４．４１．４２．４３．４４・・・・・・・・・
・・・ステップ、 １００・・・・・・・・・・・・論理装置、 ■０・・
・命令解読部、Ｉｌｌ・・・・・・・・・・・・実行中
命令アドレス保持部、１１２・・・・・・・・・・・・
命令取出し部、＋１３・・・・・・・・・・・・分岐ト
レースモード設定部、２０・・・・・・・・・・・・演
算処理部、２１・・・・・・演算部、 ２２・・・・・・・・・・・・命令アドレス更新部、３
０・・・・・・・・・・・・分岐処理部、３１・・・・
・・・・・・・・分岐命令保持部、３２・・・・・・・
・・・・・分岐条件判断部、３３、１３７・・・・・・
分岐成立記録手段、３４・・・・・・・・・・・・命令
アドレス変更部、３５、１３８・・・・・・分岐不成立
記録手段、３６・・・・・・・・・・・・命令アドレス
加算部、２００・・・・・・・・・・・・主記憶装置。
Claims (1)
- 【特許請求の範囲】 １、分岐命令における分岐先アドレスが４の倍数に制限
されている計算機システムにおいて、現在実行中の命令
の主記憶上のアドレスを保持する実行中命令アドレス保
持手段と、現在実行中の命令が分岐命令であるならば該
分岐命令を保持する分岐命令保持手段と、 前記分岐命令の分岐条件が成立したならば前記分岐命令
保持手段に保持されている該分岐命令の分岐先アドレス
部の下位２ビットのうちの１ビットを論理“１”にした
後、前記実行中命令アドレス保持手段に保持されている
主記憶上のアドレスに該分岐命令を書戻す分岐成立記録
手段と、前記分岐命令の分岐条件が不成立ならば前記分
岐命令保持手段に保持されている該分岐命令の分岐先ア
ドレス部の下位２ビットのうちの前記分岐成立記録手段
で使用されたビットの他のビットを論理“１”にした後
前記実行中命令アドレス保持手段に保持されている主記
憶上のアドレスに該分岐命令を書戻す分岐成立記録手段
とを有するプログラム実行ステップ観測方式。 ２、分岐命令における分岐先アドレスが４の倍数に制限
されている計算機システムにおいて、現在実行中の命令
の主記憶上のアドレスを保持する実行中命令アドレス保
持手段と、現在実行中の命令が分岐命令であるならば該
分岐命令を保持する分岐命令保持手段と、 前記分岐命令の分岐トレースを行なうかどうかが設定さ
れる分岐トレースモード設定手段と、前記分岐命令の分
岐条件が成立し前記分岐トレースモード設定手段が分岐
命令の分岐トレースを示しているならば、前記分岐命令
保持手段に保持されている該分岐命令の分岐先アドレス
部の下位２ビットのうちの１ビットを論理“１”にし、
前記実行中命令アドレス保持手段に保持されている主記
憶上のアドレスに該分岐命令を書戻す分岐成立記録手段
と、 前記分岐命令の分岐条件が不成立となり前記分岐トレー
スモード設定手段が分岐命令の分岐トレースを示してい
るならば、前記分岐命令保持手段に保持されている該分
岐命令の分岐先アドレス部の下位２ビットのうちの前記
分岐成立記録手段に使用されたビットの他のビットを論
理“１”にし、前記実行中命令アドレス保持手段に保持
されている主記憶上のアドレスに該分岐命令を書戻す分
岐不成立記録手段とを有するプログラム実行ステップ観
測方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225212A JPH0272440A (ja) | 1988-09-07 | 1988-09-07 | プログラム実行ステップ観測方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225212A JPH0272440A (ja) | 1988-09-07 | 1988-09-07 | プログラム実行ステップ観測方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272440A true JPH0272440A (ja) | 1990-03-12 |
Family
ID=16825744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225212A Pending JPH0272440A (ja) | 1988-09-07 | 1988-09-07 | プログラム実行ステップ観測方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
-
1988
- 1988-09-07 JP JP63225212A patent/JPH0272440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
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