JPS6286442A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ処理装置係り、−チップＬＳＩ化に好適
なプログラムカウンタトレース機構に関する。

〔発明の背景〕

ソフトウェアのデパックの際に、プログラムの（］） 実行状態をモニタリングすることがよく行われる。

このモニタリングには、命令語先頭アドレスの内容を順
次メモリに格納する方法と、分岐した先の命令先頭アド
レス記憶する方法とがある。前者の公知例としてＨＩＤ
ＩＣＶ９０シリーズ命令語アーキテクチャマニュアル１
４−１９．２０ページ、後者の公知例として特開昭６０
−２０２５１号公報が挙げられる。

〔発明の目的〕

本発明の目的は、有効なプログラムカウンタのトレース
情報を格納しつつ、ハードウェア量を最小化した、プロ
グラムカウンタトレース機構をもつデータ処理装置を提
供することにある。

〔発明の概要〕

本発明者は、分岐命令には、十六ビット分岐と三十二ビ
ット分岐とがあり、三十二ビット分岐の時にはプログラ
ムカウンタの上位下位十六ビットづつトレースし、十六
ビット分岐の時にはプログラムカウンタの下位十六ビッ
トの内容をトレースすればプログラムの実行状態を確認
できることに着目した。本発明によれば、有効なトレー
ス情報を格納しつつ、トレースメモリ容量を小さくでき
る。

前者の場合、プログラムの実行状態を全て把握すること
ができるが、不当な分岐が行われてるから、トレース容
量以上のステップ数を実行した後に、エラーが発生した
場合、その原因を究明することができない。このため、
トレース容量は大きくする必要があり、そのためのハー
ドウェア量は大きくなる。

後者の場合、分岐の発生したアドレスと、分岐した先の
先頭アドレスを記録しているが、分岐命令の種類に無関
係なトレーサ機構となっており、メモリの無駄使いとな
り、ハード構成に無駄が多かった。

データ処理装置をＬＳＩ化する場合、ゲート数の制約か
ら、プログラムカウンタトレーサの様な本来の機能でな
い二次的な機能のゲート数を削減することが必要となる
。この場合、前者の方法も後者の方法もどちらも不適当
となる。

〔発明の実施例〕

第１図に本発明のデータ処理装置の全体構成を示す。各
データ処理装置は、命令を読み出し解読する命令フェッ
チ・デコート部１０と、命令毎の制御情報を記憶し演算
部３０に対し制御情報２０５を与える演算制御部２０と
、演算を実行する演算部３０と、命令やデータを記憶す
るメモリ４０と、メモリへのアクセスを行なうメモリイ
ンターフェース部９０、クロック生成部８０とから構成
されている。メモリインターフェース部は、命令のアド
レスを格納するプログラムカウンタ５０、メモリへのア
クセスアドレスを格納するメモリアドレスレジスタ６０
とプログラムカウンタの内容をトレースするＰＣトレー
サ７０と、プログラムカウンタの内容をインクリメント
する加算器５２と、演算部３０から与えられるジャンプ
先アドレス５０４と加算器５２の出力５０３とを選択す
るセレクタ５１と、演算部３０から与えられるオペラン
ドアドレス２０６とプログラムカウンタ５０の出力５０
２とを選択するセレクタ６１とから構成される。

第２図は演算制御部２０の構成を示す。演算制御部２０
は、制御記憶２１と、マイクロ命令レジスタ２２と、制
御記憶アドレスレジスタ２３と、制御記憶アドレスをイ
ンクリメントする加算器２４と、加算器２４の出力１２
４と命令フェッチデコード部１０から与えられるマイク
ロ命令先頭アドレス２０４を選択するセレクタ２５から
構成されている。ある命令を実行する場合は、まずその
命令のマイクロプログラム先頭アドレスを命令フェッチ
デコード部１０から受取り、以後は順次そのアドレスを
インクリメントしながら制御記憶２１から、制御情報１
２１を読み出す。制御情報１２１のうち一ビツトは、Ｅ
ＮＤ信号１０１に割付けられ、−ビットはＪＭＰ信号１
０２に割付けられている。ＥＮＤ信号は、命令の最終サ
イクルであることを意味している。第１図に示す様に、
ＪＭＰ信号１０２はセレクタ５１に接続されており、本
信号がオンの時は、ジャンプ先アドレス５０４が選択さ
れ、その内容がプログラムカランり５０にセットされる
。

第３図はＰＣトレーサ７０の構成を示している。

ＰＣトレーサ７０は、ジャンプフラグ７１と、三十二ビ
ットジャンプフラグ７２と、トレースアドレスカウンタ
７３と、メモリ７４と、プログラムカウンタの内容を保
持する三十二ビットレジスタ１７４と、三十二ビットレ
ジスタ１７４の内容を下位十六ビットか、上位十六ビッ
トかを選択するセレクタ】７５と、三十二ビットジャン
プフラグ７２を反映するビット１７６とから構成されて
いる。

ジャンプフラグ７１は、ＪＭＰ信号がオンでＪＭＰ３２
信号がオフでＥＮＤ信号がオンの時セットされ、ジャン
プフラグがオンでＥＮＤ信号がオンの時クリアされる。

トレースアドレスカウンタ７３はアップダウンカウンタ
であり、ＪＭＰ信号がオンでＪＭＰ３２信号がオフで、
ＥＮＤ信号がオンの時と、ジャンプフラグがオンでＥＮ
Ｄ信号がオンの時と、ＪＭＰ３２信号がオンでＥＮＤ信
号がオンの時と、三十二ビットジャンプフラグ反映ビッ
ト１７６がオンの時と、ＪＭＰ３２信号とＥＮＤ信号が
同時にオンの時にカウントアツプされＴＲＣＲＤ信号が
オンの時、カウントダウンされる。三十二ビットジャン
プフラグ７２は、ＪＭＰ３２信号とＥＮＤ信号が同時に
オンの時と、三十二ビットジャンプフラグがオンの時セ
ットされ、ＪＭＰ３２信号とＥＮＤ信号が同時にオンの
時クリアされる。プログラムカウンタの内容を保持する
レジスタ１７４は、プログラムカウンタの内容三十二ビ
ットを保持するレジスタで、三十二ビットジャンプフラ
グがオンの時反映されるピッ１７４の下位十六ビットを
選択しメモリ７４に出力し、三十二ビットジャンプの時
、三十二ビットジャンプフラグがセットされた最初のク
ロックでレジスタ１７４の下位十六ビットをメモリ７４
に出力し、次のクロックでレジスタ１７４の上位十六ビ
ットをメモリ７４に出力する。メモリ７４は、セレクタ
１７５からの出力５７５が入力に接続され、同時に三十
二ビットジャンプ反映フラグ１７６が入力される十六ビ
ットのメモリで、ＷＥ信号７８０がオンの時書込まれる
。ＷＥ倍信号、ＪＭＰ信号がオンでＪＭＰ３２信号がオ
フでＥＮＤ信号がオンの時と、ジャンプフラグとＥＮＤ
信号が同時にオンの時と、ＪＭＰ３２信号とＥＮＤ信号
がオンの時と、三十二ビットジャンジャンプフラグ反映
ビット１７６は、十六ビットジャンプの時Ｏで、三十二
ビットジャンプの時１となる。

第４図はトレースメモリに記憶された内容を示している
。十六ビットジャンプの時（１）、（３）のようになり
、三十二ビットジャンプの時（２）のように記憶される
。

〔発明の効果〕

本発明によれば、有効なトレース情報を損なわずにトレ
ースメモリの記憶容量を小さくできるので、ハードウェ
ア量を増加せずに、広範囲のトレースが可能なプログラ
ムカウンタトレース機構を構築することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のプログラムカウンタトレー
ス機構をもつデータ処理装置の構成図、第２図は演算制
御部の構成図、第３図はプログラムカウンタトレーサの
構成図、第４図はトレースメモリに記憶されるパターン
図である。 １０・・・命令フェッチ・デコード部、２０・・・演算
制御部、３０・・・演算部、４０・・・メモリ部、５０
・・・プログラムカウンタ、６０・・・メモリアドレス
レジスタ、７０・・・プログラムカウンタトレーサ、７
１・・・ジャンプフラグ、７２・・・３２ビツトジヤン
プフラグ、７３・・・トレースアドレスカウンタ、７４
・・・トレースメモリ。

Claims (1)

1. 【特許請求の範囲】 １、プログラムカウンタの内容を記憶するトレースメモ
   リをもつデータ処理装置において、 現在実行中の命令が分岐したことの識別手段と、分岐し
   なかつたことを識別する手段と前記、識別手段により、
   十六ビット分岐命令の場合、分岐直後の命令先頭アドレ
   スの下位十六ビットをトレースメモリに記録し、三十二
   ビット分岐命令の場合、分岐命令直後の命令先頭をアド
   レスの上位、下位両方の十六ビットをトレースメモリに
   記憶することを特徴とするデータ処理装置。