JPH0272659A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0272659A JPH0272659A JP22343188A JP22343188A JPH0272659A JP H0272659 A JPH0272659 A JP H0272659A JP 22343188 A JP22343188 A JP 22343188A JP 22343188 A JP22343188 A JP 22343188A JP H0272659 A JPH0272659 A JP H0272659A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- power
- feeding terminals
- semiconductor chip
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は改良された電源配線を有する半導体集積回路（
以下、Ｌｓｉと称する。）にかかり、特に半導体チップ
上に不規則に配置された半導体回路素子の電源配線の改
良に関する。
以下、Ｌｓｉと称する。）にかかり、特に半導体チップ
上に不規則に配置された半導体回路素子の電源配線の改
良に関する。
従来のＬｓｉにおいては、チップの実装密度を高めるた
めに、半導体回路素子をチップ内のどこにでも配置可能
とするＬｓｉ設計方式が採用されつつある。また従来の
Ｌｓｉでは、半導体回路素子への電源配線は規則的な配
列により配線されていた。上記従来技術は、例えば特開
昭５８−１４２５４４号に開示されている。
めに、半導体回路素子をチップ内のどこにでも配置可能
とするＬｓｉ設計方式が採用されつつある。また従来の
Ｌｓｉでは、半導体回路素子への電源配線は規則的な配
列により配線されていた。上記従来技術は、例えば特開
昭５８−１４２５４４号に開示されている。
上記した従来のＬｓｉにおいては、半導体回路素子をチ
ップ内のどこにでも配置可能とするＬｓｉ設計方式が採
用されているにもかかわらず、半導体回路素子への電源
配線は規則的な配列により行われていた。そのため、所
定のチップサイズの制約の下において、電源配線パター
ンの使用率が増加し、信号配線パターンの使用が阻害さ
れるという問題点があった。
ップ内のどこにでも配置可能とするＬｓｉ設計方式が採
用されているにもかかわらず、半導体回路素子への電源
配線は規則的な配列により行われていた。そのため、所
定のチップサイズの制約の下において、電源配線パター
ンの使用率が増加し、信号配線パターンの使用が阻害さ
れるという問題点があった。
第２図は、従来の半導体チップを示す説明図であり、半
導体チップ１と論理ブロック２とブロック給電端子３と
チップ給電端子４とブロック間配線領域５と第１層配線
６と第２層配線７とから構成されている。ここで、電源
の電源幹線８である第１層配線６が規則的に配列されて
いるため、上記の問題点が発生していた。
導体チップ１と論理ブロック２とブロック給電端子３と
チップ給電端子４とブロック間配線領域５と第１層配線
６と第２層配線７とから構成されている。ここで、電源
の電源幹線８である第１層配線６が規則的に配列されて
いるため、上記の問題点が発生していた。
本発明は、上記した従来技術の問題点に鑑み成されたも
ので、給電のための電源配線本数を低減することが可能
な電源配線の配置を有し、その結果信号配線パターンの
容量を増大させ、チップサイズの低減を可能とするＬｓ
ｉを提供することを目的としている。
ので、給電のための電源配線本数を低減することが可能
な電源配線の配置を有し、その結果信号配線パターンの
容量を増大させ、チップサイズの低減を可能とするＬｓ
ｉを提供することを目的としている。
本発明の半導体集積回路は、半導体チップ上に多数の論
理ブロックを配置した半導体集積回路に適用されるもの
であり、半導体チンプ内の最外周論理ブロック群を電源
幹線を設けることなくチップ給電端子から直接個別に設
けられた電源配線により給電することを特徴としている
。
理ブロックを配置した半導体集積回路に適用されるもの
であり、半導体チンプ内の最外周論理ブロック群を電源
幹線を設けることなくチップ給電端子から直接個別に設
けられた電源配線により給電することを特徴としている
。
上記の構成をとることにより、最外周論理ブロックの電
源幹線が削減できるため、その分だけ信号配線パターン
の面積増大やＬｓｉの小型化を図ることができる。
源幹線が削減できるため、その分だけ信号配線パターン
の面積増大やＬｓｉの小型化を図ることができる。
〔実施例〕
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。
明について説明する。
第１図はこの発明の一実施例を示す説明図である。第１
図において、半導体チップ１は、行列状に配置された複
数の論理ブロック２を有している。
図において、半導体チップ１は、行列状に配置された複
数の論理ブロック２を有している。
論理ブロック２は矩形状に形成され、より小さな構成要
素である複数の回路素子（以下、セルと称する）を組み
合わせることにより構成されている。
素である複数の回路素子（以下、セルと称する）を組み
合わせることにより構成されている。
セルは、トランジスタ、抵抗、コンデンサ等の基本回路
素子を１個または複数個組み合わせたものである。また
、各論理ブロック２の大きさは、概ね等しく設定されて
いるのが通常である。
素子を１個または複数個組み合わせたものである。また
、各論理ブロック２の大きさは、概ね等しく設定されて
いるのが通常である。
論理ブロック２の周辺には、論理ブロック２に給電する
ための給電端子３が複数個設けられている。このブロッ
ク給電端子３は、チップ状の電源給電端子４に接続され
ている。
ための給電端子３が複数個設けられている。このブロッ
ク給電端子３は、チップ状の電源給電端子４に接続され
ている。
隣接するブロック間には、ブロック間を配線するための
ブロック間配線領域５が存在する。ブロック間配線領域
５においては、各ブロックに電源を供給するための第１
層配線６と第２層配線７が設けられている。第１層配線
６は横方向の配線であり、第２層配線は縦方向の配線で
ある。
ブロック間配線領域５が存在する。ブロック間配線領域
５においては、各ブロックに電源を供給するための第１
層配線６と第２層配線７が設けられている。第１層配線
６は横方向の配線であり、第２層配線は縦方向の配線で
ある。
また、ブロック間配線領域５には、各電位毎に少なくと
も１本の電源幹線８が規則的に設けられている。半導体
チップ１内の周辺論理ブロック２の外側には上記電源幹
線８は設けられておらず、ブロック給電端子３とチップ
給電端子４が直接接続されている。
も１本の電源幹線８が規則的に設けられている。半導体
チップ１内の周辺論理ブロック２の外側には上記電源幹
線８は設けられておらず、ブロック給電端子３とチップ
給電端子４が直接接続されている。
Ｌｓｉの設計に関しては、チップ状に配列されたセル同
士の電源配線を実現するために、次に２通りの方式がか
のうである。第１の方式はゲートアレイと呼ばれるもの
で、配線領域が固定されているもの、第２の方式はスタ
ンダードセルと呼ばれるもので、配線領域が可変で、チ
ップ全体を小さくするように回路を配置し、配線するも
のである。本発明は、特にスタンダードセル方式に有効
なものであり、半導体チップ１内の周辺論理ブロック２
の電源幹線を削減することにより信号配線パターンを多
く設けることができるものである。
士の電源配線を実現するために、次に２通りの方式がか
のうである。第１の方式はゲートアレイと呼ばれるもの
で、配線領域が固定されているもの、第２の方式はスタ
ンダードセルと呼ばれるもので、配線領域が可変で、チ
ップ全体を小さくするように回路を配置し、配線するも
のである。本発明は、特にスタンダードセル方式に有効
なものであり、半導体チップ１内の周辺論理ブロック２
の電源幹線を削減することにより信号配線パターンを多
く設けることができるものである。
例えば、Ｘ方向・Ｙ方向にそれぞれ１０個のブロックが
配置されている場合、半導体チップの上下辺の電源幹線
（第１層配線）が削減できるので、電源幹線本数を約２
０％削減することができる。
配置されている場合、半導体チップの上下辺の電源幹線
（第１層配線）が削減できるので、電源幹線本数を約２
０％削減することができる。
本発明によれば、半導体チップ周辺の論理ブロックにお
いて、第１配線としての電源幹線を削減できるため、そ
の分だけ信号配線パターンを増加させることやＬｓｉの
小型化を図ることができる。
いて、第１配線としての電源幹線を削減できるため、そ
の分だけ信号配線パターンを増加させることやＬｓｉの
小型化を図ることができる。
第１図は本発明の半導体集積回路の一実施例を示す説明
図、第２図は従来の半導体集積回路の一例を示す説明図
である。 １・・・半導体チップ、２・・・論理ブロック、３・・
・ブロック給電端子、４・・・チップ給電端子、５・・
・ブロック間配線領域、６・・・第１層配線、７・・・
第２層配線、８・・・電源幹線。 代理人 弁理士 秋 本 正 実
図、第２図は従来の半導体集積回路の一例を示す説明図
である。 １・・・半導体チップ、２・・・論理ブロック、３・・
・ブロック給電端子、４・・・チップ給電端子、５・・
・ブロック間配線領域、６・・・第１層配線、７・・・
第２層配線、８・・・電源幹線。 代理人 弁理士 秋 本 正 実
Claims (1)
- １、半導体チップ上に多数の論理ブロックを配置した半
導体集積回路において、半導体チップ内の最外周論理ブ
ロック群は、電源幹線を設けることなくチップ給電端子
から直接個別にもうけられた電源配線により給電される
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22343188A JPH0272659A (ja) | 1988-09-08 | 1988-09-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22343188A JPH0272659A (ja) | 1988-09-08 | 1988-09-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272659A true JPH0272659A (ja) | 1990-03-12 |
Family
ID=16798037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22343188A Pending JPH0272659A (ja) | 1988-09-08 | 1988-09-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272659A (ja) |
-
1988
- 1988-09-08 JP JP22343188A patent/JPH0272659A/ja active Pending
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