JPH04258164A - マスタースライス方式半導体集積回路 - Google Patents
マスタースライス方式半導体集積回路Info
- Publication number
- JPH04258164A JPH04258164A JP1966691A JP1966691A JPH04258164A JP H04258164 A JPH04258164 A JP H04258164A JP 1966691 A JP1966691 A JP 1966691A JP 1966691 A JP1966691 A JP 1966691A JP H04258164 A JPH04258164 A JP H04258164A
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- JP
- Japan
- Prior art keywords
- pad
- bus line
- pattern
- pads
- cells
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 238000001465 metallisation Methods 0.000 claims description 9
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にいわゆるマスタースライス方式の半導体集積回路の
レイアウトに関する。
特にいわゆるマスタースライス方式の半導体集積回路の
レイアウトに関する。
【０００２】
【従来の技術】従来のいわゆるマスタースライス方式の
半導体集積回路においては、図３に示すように、チップ
周辺部に配置された入出力回路用セル１を複数用いて高
駆動能力バッファ等多セルブロック９を構成する場合に
、各セルの端子を一つまたは複数の層を用いたセル間接
続パタン１０を用いて接続していた。この様子は例えば
特開昭６１−７４９０１に示されている。
半導体集積回路においては、図３に示すように、チップ
周辺部に配置された入出力回路用セル１を複数用いて高
駆動能力バッファ等多セルブロック９を構成する場合に
、各セルの端子を一つまたは複数の層を用いたセル間接
続パタン１０を用いて接続していた。この様子は例えば
特開昭６１−７４９０１に示されている。
【０００３】しかるにこのパタン１０を構成するメタラ
イズ層のうち少なくとも１層は電源用パッド１１からチ
ップ周辺部に配置された電源バスライン１２に接続する
パッド一電源間接続用パタン１３と同一層を用いていた
。マスタースライス方式の半導体集積回路を所望の機能
を持った半導体集積回路にしようとする時、このような
多セルブロック９を配置した時の一方のパッド１４はい
つも使用されず空いていた。
イズ層のうち少なくとも１層は電源用パッド１１からチ
ップ周辺部に配置された電源バスライン１２に接続する
パッド一電源間接続用パタン１３と同一層を用いていた
。マスタースライス方式の半導体集積回路を所望の機能
を持った半導体集積回路にしようとする時、このような
多セルブロック９を配置した時の一方のパッド１４はい
つも使用されず空いていた。
【０００４】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、高駆動能力バッファ等の多セルブロッ
クを配置した時、信号取り出しパッド以外のパッドはそ
の多セルブロック用のパッドとして使用されないばかり
でなく、複数セル間接続パタン１０の存在によって、少
なくともこのパッドバッファ間接続パタン１０を構成す
るメタライズ層１層を使用するパッド−電源バスライン
間接続パタン１３を用いて電源パッドとする訳にはいか
ず、電源パッドを隣りのパッドに配置しなければならず
、その位置の入出力回路セル９の他の入出力バッファと
して使えなくなってしまう。さらにこのような多セルブ
ロック９を多数配置する半導体集積回路においては、多
セルブロックが高駆動能力バッファの場合動作する時の
ノイズを減らすため、通常は電源パッドも多く配置する
ので総信号ピン数は減少してしまうという欠点があった
。
体集積回路では、高駆動能力バッファ等の多セルブロッ
クを配置した時、信号取り出しパッド以外のパッドはそ
の多セルブロック用のパッドとして使用されないばかり
でなく、複数セル間接続パタン１０の存在によって、少
なくともこのパッドバッファ間接続パタン１０を構成す
るメタライズ層１層を使用するパッド−電源バスライン
間接続パタン１３を用いて電源パッドとする訳にはいか
ず、電源パッドを隣りのパッドに配置しなければならず
、その位置の入出力回路セル９の他の入出力バッファと
して使えなくなってしまう。さらにこのような多セルブ
ロック９を多数配置する半導体集積回路においては、多
セルブロックが高駆動能力バッファの場合動作する時の
ノイズを減らすため、通常は電源パッドも多く配置する
ので総信号ピン数は減少してしまうという欠点があった
。
【０００５】
【課題を解決するための手段】本発明のマスタースライ
ス方式半導体集積回路は、入出力回路用セルを２セル以
上用いて構成された多セルバッファと、複数の前記入出
力回路用セルの端子間を接続するパッドと、前記入出力
回路用セルの間の領域に配置された複数のセル間接続パ
タンと、該複数セル間接続パタンを構成するメタライズ
層と異なるメタライズ層で構成されたパッド−電源バス
ライン間接続パタンと、該パッド電源バスライン間接続
パタンで前記パッドと接続される電源バスライン群の最
外殻に配置されかつ前記パッド−電源バスライン間接続
パタンを構成するメタライズ層のうちの少なくとも１層
を使用したグランドバスラインパタンとを有して構成さ
れている。
ス方式半導体集積回路は、入出力回路用セルを２セル以
上用いて構成された多セルバッファと、複数の前記入出
力回路用セルの端子間を接続するパッドと、前記入出力
回路用セルの間の領域に配置された複数のセル間接続パ
タンと、該複数セル間接続パタンを構成するメタライズ
層と異なるメタライズ層で構成されたパッド−電源バス
ライン間接続パタンと、該パッド電源バスライン間接続
パタンで前記パッドと接続される電源バスライン群の最
外殻に配置されかつ前記パッド−電源バスライン間接続
パタンを構成するメタライズ層のうちの少なくとも１層
を使用したグランドバスラインパタンとを有して構成さ
れている。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例の周辺部の平面模式図で
ある。入出力回路用セル１の２セルと複数セル間接続パ
タン２を用いて高駆動能力バッファ３を構成し配置して
ある。それぞれのセルと対応しているパッドのうち、基
準パッド４は高駆動能力バッファ３の出力信号取り出し
パッドとして用いられる。
。図１は本発明の第１の実施例の周辺部の平面模式図で
ある。入出力回路用セル１の２セルと複数セル間接続パ
タン２を用いて高駆動能力バッファ３を構成し配置して
ある。それぞれのセルと対応しているパッドのうち、基
準パッド４は高駆動能力バッファ３の出力信号取り出し
パッドとして用いられる。
【０００７】複数セル間接続パタン２は第２層目のメタ
ライズ層を使って構成してあり、パッド及びバスライン
の最外殻に配したグランドバスライン７は第３層目のメ
タライズ層を用いて構成されている。この時、パッド−
グランドバスライン間接続パタン６は第３層目のメタラ
イズパタンによって構成されているので、複数セル間接
続パタン２と接触する事なく、第３層目のメタライズパ
タンのみを追加でパッド５をグランド用パッドとして有
効に使用する事ができる。
ライズ層を使って構成してあり、パッド及びバスライン
の最外殻に配したグランドバスライン７は第３層目のメ
タライズ層を用いて構成されている。この時、パッド−
グランドバスライン間接続パタン６は第３層目のメタラ
イズパタンによって構成されているので、複数セル間接
続パタン２と接触する事なく、第３層目のメタライズパ
タンのみを追加でパッド５をグランド用パッドとして有
効に使用する事ができる。
【０００８】図２は本発明の第２の実施例の平面模式図
で、入出力回路用セル１を３セルと複数セル間接続パタ
ン２ａを用いた高駆動能力バッファ８を構成して配置し
てある。この場合も複数セル間接続パタンはパッド−グ
ランド間接続パタン６と異なったメタライズ層で構成し
ているので、基準パッド４の両側のパッド５のどちらも
グランドパッドとする事ができる。
で、入出力回路用セル１を３セルと複数セル間接続パタ
ン２ａを用いた高駆動能力バッファ８を構成して配置し
てある。この場合も複数セル間接続パタンはパッド−グ
ランド間接続パタン６と異なったメタライズ層で構成し
ているので、基準パッド４の両側のパッド５のどちらも
グランドパッドとする事ができる。
【０００９】ここでの説明は３層メタライズ層を有した
マスタースライス方式半導体集積回路を用いて行なった
が、２層あるいは４層以上のメタライズ層を有したマス
タースライス方式半導体集積回路についても本発明を適
用できる事は明らかである。
マスタースライス方式半導体集積回路を用いて行なった
が、２層あるいは４層以上のメタライズ層を有したマス
タースライス方式半導体集積回路についても本発明を適
用できる事は明らかである。
【００１０】
【発明の効果】以上説明したように本発明は、複数セル
間接続パタンとパッド−電源バスライン間接続パタンを
互いに異なるメタライズ層で構成する様にしたので、複
数セルブロックを配置した時に無駄となっていた端子用
パッド以外のパッドをグランド用パッドとして有効に使
用できるという効果を有する。
間接続パタンとパッド−電源バスライン間接続パタンを
互いに異なるメタライズ層で構成する様にしたので、複
数セルブロックを配置した時に無駄となっていた端子用
パッド以外のパッドをグランド用パッドとして有効に使
用できるという効果を有する。
【図１】本発明の第１の実施例の平面模式図である。
【図２】本発明の第２の実施例の平面模式図である。
【図３】従来のマスタースライス方式半導体集積回路の
一例の平面図である。
一例の平面図である。
１ 入出力回路用セル
２，２ａ セル間接続パタン
３ 高駆動能力バッファ（２セル構成）４
基準パッド ５ グランド用パッド ６ パッド−グランドバスライン接続用パタン７
グランドバスライン ８ 高駆動能力バッファ（３セル構成）９
多セル構成ブロック １０ セル間接続パタン １１ 電源用パッド １２ 電源バスライン
基準パッド ５ グランド用パッド ６ パッド−グランドバスライン接続用パタン７
グランドバスライン ８ 高駆動能力バッファ（３セル構成）９
多セル構成ブロック １０ セル間接続パタン １１ 電源用パッド １２ 電源バスライン
Claims (1)
- 【請求項１】 入出力回路用セルを２セル以上用いて
構成された多セルバッファと、複数の前記入出力回路用
セルの端子間を接続するパッドと、前記入出力回路用セ
ルの間の領域に配置された複数のセル間接続パタンと、
該複数セル間接続パタンを構成するメタライズ層と異な
るメタライズ層で構成されたパッド−電源バスライン間
接続パタンと、該パッド電源バスライン間接続パタンで
前記パッドと接続される電源バスライン群の最外殻に配
置されかつ前記パッド−電源バスライン間接続パタンを
構成するメタライズ層のうちの少なくとも１層を使用し
たグランドバスラインパタンとを有することを特徴とす
るマスタースライス方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1966691A JPH04258164A (ja) | 1991-02-13 | 1991-02-13 | マスタースライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1966691A JPH04258164A (ja) | 1991-02-13 | 1991-02-13 | マスタースライス方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258164A true JPH04258164A (ja) | 1992-09-14 |
Family
ID=12005568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1966691A Pending JPH04258164A (ja) | 1991-02-13 | 1991-02-13 | マスタースライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150108387A (ko) | 2013-02-22 | 2015-09-25 | 제이에프이 스틸 가부시키가이샤 | 무방향성 전기 강판 제조용의 열연 강판 및 그 제조 방법 |
-
1991
- 1991-02-13 JP JP1966691A patent/JPH04258164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150108387A (ko) | 2013-02-22 | 2015-09-25 | 제이에프이 스틸 가부시키가이샤 | 무방향성 전기 강판 제조용의 열연 강판 및 그 제조 방법 |
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