JPH027442A - 半導体装置 - Google Patents

半導体装置

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JPH027442A
JPH027442A JP1038491A JP3849189A JPH027442A JP H027442 A JPH027442 A JP H027442A JP 1038491 A JP1038491 A JP 1038491A JP 3849189 A JP3849189 A JP 3849189A JP H027442 A JPH027442 A JP H027442A
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JP
Japan
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polysilicon
conductive
silicon dioxide
polysilicon layer
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JP1038491A
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Douglas B Meakin
ダグラス　ボイド　ミーキン
Piero Migliorato
ピエロ　ミーリョオラーテ
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The General Electric Company PLC
Original Assignee
The General Electric Company PLC
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    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
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    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
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    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S148/147—Silicides

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  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はポリシリコンの付着により薄膜トランジスタ
（ＴＦＴ）を製造することに関する。
［従来技術及びその課題］ 第１図に、ポリシリコンＴＦＴの公知形成方法の第１工
程を示す。まづ、二酸化ケイ素の層（第１ａ図）をガラ
ス基体２に付着する。次に、二酸化ケイ素領域にポリシ
リコンの層３を形成する。この層３に二酸化ケイ素の別
な層４（第１ｂ図）を形成し、そしてこの領域４に整合
してポリシリコンのゲート領域５を形成する。ゲート領
域５及びこのゲート領域５上の層３の領域６．７を次に
イオン・インプランテーションによってドーピング（第
１Ｃ図）して、それぞれｎ０ポリシリコンのゲート、ソ
ース及びドレイン領域を形成する。それから、接触層（
図示せず）を上記領域に形成する。イオン・インプラン
テーション工程で、ゲート領域５はマスクとして作用し
、層３の中心領域８をドーピングから遮断する。ところ
が、細心の注意をもってイオン・インプランテーション
工程を制御・維持しなければ、ドーピング処理領域６．
７がゲート領域５の下方にまで達し、ゲートとソースと
の間に、そしてゲートとドレインとの間に寄生キャパシ
タンスが形成する。このキャパシタンスは半導体装置の
動作速度を低くするものである。
さらに、イオン・インプランテーション工程は半導体装
置製造コストの大きな部分を占める。また、イオン・イ
ンプランテーションは大きな領域にわたるＴＦＴの製造
には適さないものである。
図示はしないが、別な公知方法では、下の二酸化ケイ素
層を孔付きマスクで被覆し、この孔を介して領域６．７
と同様なドーピング処理ソース及びドレイン領域を付着
処理する。これら領域上にゲート領域を形成してから、
二酸化ケイ素層を形成する。それから、二酸化ケイ素層
の中心に領域５と類似したゲート領域を形成する。この
場合、ゲート領域がソース領域及びドレイン領域に縁部
に重なる結果、上記のような寄生キャパシタンスが発生
することは十分あり得る。
本発明の目的はイオン・インブランチジョンを使用せず
に、導電性領域を形成し、かつ上記のような寄生キャパ
シタンスの発生の認められないポリシリコンＴＦＴの製
造方法を提供することある。
［課題を解決する手段］ 即ち、本発明は基体に第１ポリシリコン層を形成する工
程、この第１ポリシリコン層領域の一部を露出した状態
で第１ポリシリコンの一部領域に二酸化ケイ素層を形成
する工程、二酸化ケイ素層に整合させた状態でこれに第
２ポリシリコン層を形成する工程、及び第２ポリシリコ
ン層及び第１ポリシリコン層の露出領域に二酸化ケイ素
層の縁部では成長しないが、露出ポリシリコン上では成
長する、選択的に成長させた導電性膜の領域を付着する
工程を含むポリシリコンＴＦＴの製造方法を提供するも
のである。
好適には、導電性膜はタングステンから構成する。
［実施態様の説明］ 以下、例示のみを目的として、この発明の実施態様を添
付図面について説明していく。
第１図は一つの公知ＴＦＴ製造方法における各工程を示
す図であり、 第２図は本方法のひとつの実施態様を示す図である。
第２ａ図について説明すると、基体ＩＯにポリシリコン
の層９を形成する。層９に二酸化ケイ素の層１１（第２
ｂ図）を形成し、この層１１に整合させて、これにポリ
シリコンの層１２を形成する。次に、全体を化学的蒸着
室内で加熱して、基体の温度を約３５０℃〜４５０℃に
する。蒸着室に六フッ化タングステンを導入する。これ
によって、層１２及び層９の露出領域１４．１５にタン
グステンの導電層１３（第２Ｃ図）を選択的に成長させ
る。この場合、膜１３は二酸化ケイ素の縁部１６．１７
では成長せず、従ってこれら部分は未被覆のままである
。
このため、上記膜は導電性ゲート電極１８と導電性ソー
ス・ドレイン電極１９．２０を形成するが、これら電極
１９．２０は相互に分離し、かつ層１２の垂直縁部の層
１３部分がなければ、これら電極１９．２０の縁部は正
確に整合する。しかし、この層は極めて薄いため、上記
寄生キャパシタンスを構成する領域の重なりはほとんど
認められない。
次に、生成体を加熱して、第２ｄ図に示すように、タン
グステンをポリシリコン層９．１２の上面に拡散させる
。
上記では、化学的蒸着法によるタングステンの蒸着を説
明したが、任意の導電性材料を使用して、この材料をポ
リシリコン上で成長させるが、二酸化ケイ素層の縁部で
は成長させない任意の方法によって該材料を付着させる
ことも可能である。例えば、リンでドーピングした選択
的ケイ素エピタキシを使用してもよい。
従って、この発明の方法では、従来のコストの高いイオ
ン・インプランテーション法は必要ない。
【図面の簡単な説明】
第１図は一つの公知ＴＦＴ製造方法における各工程を示
す図であり、 第２図は本方法のひとつの実施態様を示す図である。 ９はポリシリコン層、ＩＯは基体、ＩＩは二酸化ケイ素
層、１２はポリシリコン層、１３はタングステン導電層
、１４．１５は層９の露出領域、１６．１７は二酸化ケ
イ素膜の縁部、１８はゲート電極、そして１９．２０は
ソース・ドレイン電極である。 出願人：ザ　ゼネラル　エレクトリック　右図面の浄書
（内容に変更なし） Ｆｉｇ　、２（ｄ。 Ｆ／’ｇ　、７（ｃ）。 ン Ｆｉｇ、ふ〃。 手続補装置（自発） 平 成（年 を月、ら日 文

Claims (1)

  1. 【特許請求の範囲】 （１）基体（１０）に第１ポリシリコン層 （９）を形成する工程、この第１ポリシリコン層領域の
    一部（１４、１５）を露出した状態で第１ポリシリコン
    の一部領域に二酸化ケイ素層（１１）を形成する工程、
    二酸化ケイ素層に整合させた状態でこれに第２ポリシリ
    コン層（１２）を形成する工程、及び第２ポリシリコン
    層及び第１ポリシリコン層の露出領域に二酸化ケイ素層
    の縁部（１６、１７）では成長しないが、露出ポリシリ
    コン上では成長する、選択的に成長させた導電性膜（１
    ３）の領域（１８、１９、２０）を付着する工程を含む
    ポリシリコンＴＦＴの製造方法。 （２）導電性膜（１３）がタングステンの層である請求
    項第１項記載の方法。 （３）付着工程が基体（１０）とこの上のポリシリコン
    層・二酸化ケイ素層（９、１２、１１）を含む排気した
    室に六フッ化タングステン蒸気を導入することからなる
    請求項第２項記載の方法。 （４）付着工程時、基体（１０）の温度を３５０℃〜４
    ５０℃の範囲に維持する請求項第３項記載の方法。 （５）膜（１３）の付着後、基体（１０）及びこの上の
    層（９、１２、１１）及び膜（１３）を加熱して、第１
    ポリシリコン層（１ ９）の領域（１４、１５）及び第２ポリシリコン層（１
    ２）に膜材を拡散する請求項第１〜４項のいずれか１項
    記載の方法。
JP1038491A 1988-02-19 1989-02-20 半導体装置 Pending JPH027442A (ja)

Applications Claiming Priority (2)

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GB8803924A GB2215126B (en) 1988-02-19 1988-02-19 Process for manufacturing a thin film transistor
GB8803924 1988-02-19

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JPH027442A true JPH027442A (ja) 1990-01-11

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EP (1) EP0329482A3 (ja)
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