JPH027449A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH027449A JPH027449A JP63157333A JP15733388A JPH027449A JP H027449 A JPH027449 A JP H027449A JP 63157333 A JP63157333 A JP 63157333A JP 15733388 A JP15733388 A JP 15733388A JP H027449 A JPH027449 A JP H027449A
- Authority
- JP
- Japan
- Prior art keywords
- region
- characteristic evaluation
- electrode
- characteristic
- pad electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000011156 evaluation Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 abstract description 17
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 238000005259 measurement Methods 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 238000012360 testing method Methods 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract description 3
- 239000000523 sample Substances 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に特性評価用素子を有す
る半導体装置に関する。
る半導体装置に関する。
従来の半導体装置は、第３図に示すように、Ｎ型シリコ
ン基板に設けたスクライブ領域１により素子形成領域２
ａ、２ｂを区画し、素子形成領域２ａ、２ｂのそれぞれ
に内部回路（図示せず）を形成すると共に、前記内部回
路を形成する工程と同一工程で設けたＰ型ウェル３と、
Ｐ型ウェル３の上に設けたゲート電極４と、ゲート電極
４に整合してＰ型ウェル３に設けたソース領域５及びド
レイン領域６と、ソース領域５に近接して設けた基板コ
ンタクト用Ｐ＋型拡散領域７と、Ｐ型ウェル３に設けた
ゲート保護回路用のＮ＋型拡散領域１０と、これらの電
極及び領域のそれぞれと接続して設けた測定用パッド電
極２１からなる特性評価用素子８を構成する。また、同
様にＮ型シリコン基板の上に設けたゲート電極４と、ゲ
ート電極４に整合してＮ型シリコン基板１に設けたソー
ス領域１５及びドレイン領域１６と、ソース領域１５に
近接して設は基板コンタクト用Ｎ＋型拡散領域１７と、
ゲート保護回路用のＰ＋型拡散領域２０と、これらの電
極及び領域のそれぞれと接続して設けた測定用パッド電
極２１からなる特性評価用素子１８を構成する。
ン基板に設けたスクライブ領域１により素子形成領域２
ａ、２ｂを区画し、素子形成領域２ａ、２ｂのそれぞれ
に内部回路（図示せず）を形成すると共に、前記内部回
路を形成する工程と同一工程で設けたＰ型ウェル３と、
Ｐ型ウェル３の上に設けたゲート電極４と、ゲート電極
４に整合してＰ型ウェル３に設けたソース領域５及びド
レイン領域６と、ソース領域５に近接して設けた基板コ
ンタクト用Ｐ＋型拡散領域７と、Ｐ型ウェル３に設けた
ゲート保護回路用のＮ＋型拡散領域１０と、これらの電
極及び領域のそれぞれと接続して設けた測定用パッド電
極２１からなる特性評価用素子８を構成する。また、同
様にＮ型シリコン基板の上に設けたゲート電極４と、ゲ
ート電極４に整合してＮ型シリコン基板１に設けたソー
ス領域１５及びドレイン領域１６と、ソース領域１５に
近接して設は基板コンタクト用Ｎ＋型拡散領域１７と、
ゲート保護回路用のＰ＋型拡散領域２０と、これらの電
極及び領域のそれぞれと接続して設けた測定用パッド電
極２１からなる特性評価用素子１８を構成する。
上述した従来の半導体装置は、素子集積密度を高めるな
め、特性評価用素子の測定用パッド電極の面積を３０〜
４０ ／１ｍ ２で形成しているため、測定用探針を測
定用パッド電極に接触させて測定する際に、高い位置合
せ精度か必要となり、特性評価素子の特性試験作業の効
率が悪いという欠点を有する。
め、特性評価用素子の測定用パッド電極の面積を３０〜
４０ ／１ｍ ２で形成しているため、測定用探針を測
定用パッド電極に接触させて測定する際に、高い位置合
せ精度か必要となり、特性評価素子の特性試験作業の効
率が悪いという欠点を有する。
また、特性評価素子の特性試験を自動位置合せ装置を用
いて実施しようとする場合には、高精度の位置合せ装置
が必要であり、装置が高価になるという欠点を有する。
いて実施しようとする場合には、高精度の位置合せ装置
が必要であり、装置が高価になるという欠点を有する。
また、特性評価素子の各電極及び領域のそれぞれに測定
用パッド電極を設けて特性を測定する場合には、測定用
パッド電極を含む特性評価素子の占有面積が増大すると
共に特性評価素子のそれぞれにゲート保護回路を付加す
る必要があり、半導体装置の素子集積密度が低下すると
いう欠点を有する。
用パッド電極を設けて特性を測定する場合には、測定用
パッド電極を含む特性評価素子の占有面積が増大すると
共に特性評価素子のそれぞれにゲート保護回路を付加す
る必要があり、半導体装置の素子集積密度が低下すると
いう欠点を有する。
本発明の半導体装置は、半導体基板上に設けた特性評価
用素子を有する半導体装置において、前記特性評価用素
子の電極に一端を接続し且つ前記半導体基板に設けたス
クライブ領域を経由して外部回路接続用のパッド電極に
他端を接続した配線をｆ＋ｔｆｉえている。
用素子を有する半導体装置において、前記特性評価用素
子の電極に一端を接続し且つ前記半導体基板に設けたス
クライブ領域を経由して外部回路接続用のパッド電極に
他端を接続した配線をｆ＋ｔｆｉえている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
ウェーハの平面図である。
ウェーハの平面図である。
図に示すように、Ｎ型シリコン基板に設けたスクライブ
領域１により素子形成領域２ａ、２ｂを区画し、素子形
成領域２ａ、２ｂのそれぞれに内部回路（図示せせず）
を形成すると共に、前記内部回路を形成する工程と同一
工程で素子形成領域２ａに設けたＰ型ウェル３と、Ｐ型
ウェル３の上に設けたゲート電極４と、ゲート電極４に
整合してＰ型ウェル３に設けたＮ＋型のソース領域５及
びトレイン領域６と、ソース領域らに近接してＰ型ウェ
ル３及び前記Ｎ型シリコン基板にまたがるように設けた
基板コンタクト用Ｐ＋型拡散領域７とを有して特性評価
用素子８を構成する。
領域１により素子形成領域２ａ、２ｂを区画し、素子形
成領域２ａ、２ｂのそれぞれに内部回路（図示せせず）
を形成すると共に、前記内部回路を形成する工程と同一
工程で素子形成領域２ａに設けたＰ型ウェル３と、Ｐ型
ウェル３の上に設けたゲート電極４と、ゲート電極４に
整合してＰ型ウェル３に設けたＮ＋型のソース領域５及
びトレイン領域６と、ソース領域らに近接してＰ型ウェ
ル３及び前記Ｎ型シリコン基板にまたがるように設けた
基板コンタクト用Ｐ＋型拡散領域７とを有して特性評価
用素子８を構成する。
素子形成領域２ｂに設けた入力信号接続用パッド電極９
ａはＰ型ウェル３に設けたゲート保護回路用のＮ＋型拡
散領域１０を介して内部回路に接続されると同時に配線
１１ａによりスクライブ領域１を経由してゲート電極４
にも共通に接続されている。同様に、素子形成領域２ｂ
に設けた高電圧側電源接続用パッド電極９ｂは内部回路
に接続されると同時に配線１１ｂによりスクライブ領域
１を経由してドレイン領域６に接続され、又、低電圧側
電源接続用パッド電極９Ｃは内部回路に接続されると同
時に配線１１ｃによりスクライブ領域１を経由してソー
ス領域５及びＰ＋型拡散領域７に共通に接続される。
ａはＰ型ウェル３に設けたゲート保護回路用のＮ＋型拡
散領域１０を介して内部回路に接続されると同時に配線
１１ａによりスクライブ領域１を経由してゲート電極４
にも共通に接続されている。同様に、素子形成領域２ｂ
に設けた高電圧側電源接続用パッド電極９ｂは内部回路
に接続されると同時に配線１１ｂによりスクライブ領域
１を経由してドレイン領域６に接続され、又、低電圧側
電源接続用パッド電極９Ｃは内部回路に接続されると同
時に配線１１ｃによりスクライブ領域１を経由してソー
ス領域５及びＰ＋型拡散領域７に共通に接続される。
前記Ｎ型シリコン基板上の最上層には信頼性向上のため
の保護膜として窒化シリコン膜１２を堆積し、パッド電
極９ａ、９ｂ、９ｃを含む外部回路接続用パッド電極上
にのみ開孔部１３を設けている。
の保護膜として窒化シリコン膜１２を堆積し、パッド電
極９ａ、９ｂ、９ｃを含む外部回路接続用パッド電極上
にのみ開孔部１３を設けている。
本実施例の半導体装置は、パッド電極９ａ。
９ｂ、９ｃのそれぞれに測定用探針を接触させて特性評
価用素子８の特性試験を実施し、前記特性試験完了後に
スクライブ領域１をダイシングソー方式等により切削し
、半導体チップを分離する。
価用素子８の特性試験を実施し、前記特性試験完了後に
スクライブ領域１をダイシングソー方式等により切削し
、半導体チップを分離する。
このとき、スクライブ領域１に設けていた配線］、ｌａ
、１ ｌｂ、１１ｃが切断される結果、特性評価用素子
８は回路より切り離され、前記半導体チップの動作時に
は無関係となる。
、１ ｌｂ、１１ｃが切断される結果、特性評価用素子
８は回路より切り離され、前記半導体チップの動作時に
は無関係となる。
第２図は本発明の第２の実施例を説明するための半導体
ウェーハの平面図である。
ウェーハの平面図である。
図に示すように、Ｎ型シリコン基板に設けたスクライブ
領域１により素子形成領域２ａ、２ｂを区画し、素子形
成領域２ａ、２ｂのそれぞれに内部回路（図示せず）を
形成すると共に、前記内部回路を形成する工程と同一工
程で素子形成領域２ａの上に設けたゲート電極４と、ゲ
ート電！４に整合してＮ型シリコン基板１に設けたＰ＋
型のソース領域１５及びドレイン領域１６と、ソース領
域１５に近接してＮ型シリコン基板１に設けたＮ＋型拡
散領域１７を有して特性評価用素子１８を構成する。
領域１により素子形成領域２ａ、２ｂを区画し、素子形
成領域２ａ、２ｂのそれぞれに内部回路（図示せず）を
形成すると共に、前記内部回路を形成する工程と同一工
程で素子形成領域２ａの上に設けたゲート電極４と、ゲ
ート電！４に整合してＮ型シリコン基板１に設けたＰ＋
型のソース領域１５及びドレイン領域１６と、ソース領
域１５に近接してＮ型シリコン基板１に設けたＮ＋型拡
散領域１７を有して特性評価用素子１８を構成する。
素子形成領域２ａに設けた入力信号接続用パッド電極１
９ａはゲート保護回路用のＰ＋型拡散領域２０を介して
内部回路に接続されると同時に配線２１ａによりスクラ
イブ領域を経由してゲート電極４にも共通に接続され、
同様に、素子形成領域２ａに設けた外部回路接続用パッ
ド電極１９ｂは内部回路に接続されると同時に配線１１
ｂによりスクライブ領域１を経由してドレイン領域１６
と接続され、又、素子形成領域２ａに設けた外部回路接
続用パッド電極１９ｃは内部回路に接続されると同時に
配線１１ｃによりスクライブ領域１を経由してソース領
域１５及びＮ＋型拡散領域１７に共通に接続される。
９ａはゲート保護回路用のＰ＋型拡散領域２０を介して
内部回路に接続されると同時に配線２１ａによりスクラ
イブ領域を経由してゲート電極４にも共通に接続され、
同様に、素子形成領域２ａに設けた外部回路接続用パッ
ド電極１９ｂは内部回路に接続されると同時に配線１１
ｂによりスクライブ領域１を経由してドレイン領域１６
と接続され、又、素子形成領域２ａに設けた外部回路接
続用パッド電極１９ｃは内部回路に接続されると同時に
配線１１ｃによりスクライブ領域１を経由してソース領
域１５及びＮ＋型拡散領域１７に共通に接続される。
第１の実施例と同様に、前記Ｎ型シリコン基板上の最上
層には信頼性向上のための保護膜として窒化シリコン膜
１２を堆積し、パッド電極９ａ。
層には信頼性向上のための保護膜として窒化シリコン膜
１２を堆積し、パッド電極９ａ。
９ｂ、９ｃを含む外部回路接続用パッド電極上にのみ開
化部１３を設けている。
化部１３を設けている。
ここで特性評価素子１８の特性試験完了後にスクライブ
領域１を切削して半導体チップを分離し、特性評価素子
１８を内部回路より切り離すことにより内部回路への影
響を防止している。
領域１を切削して半導体チップを分離し、特性評価素子
１８を内部回路より切り離すことにより内部回路への影
響を防止している。
このように、本実施例は個々の測定用パッド電極及びゲ
ート保護回路を内部回路と共用することにより、特性評
価用素子の占有面積を縮小して集積度を向上させること
ができる。
ート保護回路を内部回路と共用することにより、特性評
価用素子の占有面積を縮小して集積度を向上させること
ができる。
以上説明したように本発明は、内部回路に接続して設け
た外部回路接続用パッド電極と特性評価用素子の電極又
は領域間を接続する配線をスクライブ領域を経由して設
けることにより、特性評価用素子の測定用パッド電極を
外部回路接続用パッド電極に共用させ、従来手作業で実
施していた特性評価用素子の特性試験を半導体チップの
選別試験装置を使用して自動的に試験することが可能と
なり、作業効率を向上させると共に高精度の位置合せ装
置も不要となるという′効果を有する。
た外部回路接続用パッド電極と特性評価用素子の電極又
は領域間を接続する配線をスクライブ領域を経由して設
けることにより、特性評価用素子の測定用パッド電極を
外部回路接続用パッド電極に共用させ、従来手作業で実
施していた特性評価用素子の特性試験を半導体チップの
選別試験装置を使用して自動的に試験することが可能と
なり、作業効率を向上させると共に高精度の位置合せ装
置も不要となるという′効果を有する。
又、個々の測定用パッド電極が不要となり、特性評価用
素子の占有面積を縮小して素子集積度を向上させるとい
う効果がある。
素子の占有面積を縮小して素子集積度を向上させるとい
う効果がある。
更にスクライブ領域をダイシングソ一方式等で切削して
半導体チップを分離する際に特性評価用素子と外部接続
用パッド電極間を接続する配線が切断されるため内部回
路と特性評価用素子が完全に分離され、内部回路の電気
的特性に悪影響を与えることがないという効果を有する
。
半導体チップを分離する際に特性評価用素子と外部接続
用パッド電極間を接続する配線が切断されるため内部回
路と特性評価用素子が完全に分離され、内部回路の電気
的特性に悪影響を与えることがないという効果を有する
。
−１ｌｂ、ｌｌｃ・・・配線、１２・・・窒化シリコン
膜、１３・・・開孔部、１５・・・ソース領域、１６・
・・トレイン領域、１７・・・Ｎ＋型拡散領域、１８・
・・特性評価用素子、１９ ａ 、 １９ ｂ 、
１９ ｃ−パッド電極、２０・・・Ｐ＋型拡散領域、
２１・・・測定用パッド電極。
膜、１３・・・開孔部、１５・・・ソース領域、１６・
・・トレイン領域、１７・・・Ｎ＋型拡散領域、１８・
・・特性評価用素子、１９ ａ 、 １９ ｂ 、
１９ ｃ−パッド電極、２０・・・Ｐ＋型拡散領域、
２１・・・測定用パッド電極。
Claims (1)
- 半導体基板上に設けた特性評価用素子を有する半導体装
置において、前記特性評価用素子の電極に一端を接続し
且つ前記半導体基板に設けたスクライブ領域を経由して
外部回路接続用のパッド電極に他端を接続した配線を備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157333A JPH027449A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157333A JPH027449A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027449A true JPH027449A (ja) | 1990-01-11 |
Family
ID=15647402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157333A Pending JPH027449A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655066B1 (ko) * | 2000-05-16 | 2006-12-08 | 삼성전자주식회사 | 반도체 소자 |
-
1988
- 1988-06-24 JP JP63157333A patent/JPH027449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655066B1 (ko) * | 2000-05-16 | 2006-12-08 | 삼성전자주식회사 | 반도체 소자 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1285111C (zh) | 集成电路芯片和晶片及其制造和测试方法 | |
| JPH02211648A (ja) | 半導体装置 | |
| JPH05267415A (ja) | 半導体装置 | |
| JPH07245401A (ja) | 縦型半導体装置の特性測定方法 | |
| US6529031B2 (en) | Integrated circuit configuration for testing transistors, and a semiconductor wafer having such a circuit configuration | |
| JPH027449A (ja) | 半導体装置 | |
| US12287364B2 (en) | Test system and test device | |
| JPH11243120A (ja) | 半導体装置およびその製造方法 | |
| JPS5952860A (ja) | 半導体集積回路装置 | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| KR100206874B1 (ko) | 반도체 칩 구조 | |
| JPH0541429A (ja) | 半導体ｉｃウエーハおよび半導体ｉｃの製造方法 | |
| JPS6387736A (ja) | 半導体装置 | |
| JPS61187354A (ja) | 半導体集積回路装置 | |
| KR100641471B1 (ko) | 반도체 소자의 입력 ｉｃ 구조 | |
| US20250123316A1 (en) | Monitor structures for measuring device impedance | |
| JPH05243356A (ja) | 半導体集積回路装置及びその試験方法 | |
| JPH06252234A (ja) | 半導体装置 | |
| JPS6342140A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05304192A (ja) | 半導体ウェーハおよびその検査方法 | |
| JPH02144931A (ja) | 半導体装置 | |
| JPS6290940A (ja) | 半導体装置 | |
| JPS6222448A (ja) | Ｉｃの形成されたウエ−ハ | |
| JPH02166748A (ja) | 温度検査回路 | |
| JPH06140485A (ja) | 半導体装置 |