JPH0274881A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　　　　　　　　（第４〜７図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例　　　　（第１〜３図）発明の効果 〔概要〕 半導体集積回路に関し、 スキャン方式を行うために必要な外部ピンおよび使用ゲ
ート数を減少させることのできる半導体集積回路を提供
することを目的とし、 トランスミッションゲートを有し、マスタフリップフロ
ップおよびスレイブフリップフロップの対により構成さ
れるスキャン用フリップフロップと、システムをｆｆｄ
ｌ　４’Ｈするシステムクロック、菖亥マスタフリップ
フロップを制御するクロックおよびスキャンモードを設
定するスキャンモード信号が入力され、これらの信号に
基づいて該スキャン用フリップフロップのトランスミッ
ションゲートを制御するクロックを生成する制御部と、
を備えた半導体集積回路であって、前記制御部にゲート
素子を設は該ゲート素子の一方の入力端子にはシステム
クロックを入力するとともに、他方の入力端子にはスキ
ャンモード信号を入力し、該システムクロックとスキャ
ンモード信号により該マスタフリップフロップのトラン
スミッションゲートを制御するように構成する。

〔産業上の利用分野〕

本発明は、半導体集積回路に係り、詳しくはスキャンバ
ス（ｓｃａｎ　ｐａｔｈ）用フリップフロップの半導体
集積回路に関する。

試験容易化設計法としては、予め試験が容易になる回路
構造を定め、これに基づいて個々の回路を設計するもの
がある。この方法には、回路内部の記憶素子をシフトレ
ジスタとなるように構成するスキャン方式や、ＰＬＡを
用いたものなどがある。スキャン方式の回路では試験時
には順序回路を組み合わせ回路と等価に扱うことができ
、試験系列の生成がはるかに容易になる。また、回路を
分割して試験系列生成に必要な計算機資源を更に軽減す
ることもできる。

スキャン方式は、基本的に回路のすべての順序回路をテ
スト時に通常の回路接続から切り放し、シリアルなシフ
トレジスタとして回路を構成し、シフトパス（スキャン
パス）にテストパターンを入出力する方法である。半導
体集積回路は、通常、フリップフロップ、カウンタなど
の順序回路と組合わせ回路とより構成されている。組み
合わせ回路は入力が決まれば出力は一意に決まる回路で
あり、回路の機能を論理式で表現できるものである。

この論理式からテストパターンを生成することができる
。一方、順序回路は信号保持のはたらきがあり、入力テ
ストパターンのみで出力の論理値は決まらない。これが
順序回路テストパターン作成を困難にしている。スキャ
ン方式では回路内のすべてのフリップフロップの入力部
にセレクタを付加し、このセレクタを通常モード、テス
トモードに切り替えてテストする。セレクタの切り替え
によって回路を組み合わせ回路と一つの長大なシフトレ
ジスタとに分割する。

〔従来の技術〕

スキャン方式とは上述したようにＬＳＩ回路内の順序回
路を一連のパスとして継ぎ合わせておいて試験方法を容
易にするものであり、まず、組み合わせ回路に外部入力
ピンからデータを入れ、そのデータを順序回路に一次保
持させ、一連のパスを経由して順序回路のデータを順次
はき出して論理チエツクしている。また、あらかじめ順
序回路に一連のバスを経由してデータを保持させて組み
合わせ回路を介してデータを外部出力ピンからチエツク
している。すなわち一連のバス（スキャンパス）が恰も
外部入出力ピンのようにふるまわれている。このことに
より試験パターンの作成が容易化されている。このよう
な動作をさせるために順序回路において特別なスキャン
用フリップフロップを開発している。スキャン用フリッ
プフロップの条件として、組み合わせ回路時は通常のデ
ータ・インからデータを取り込みすることができ、また
順序回路時はスキャンパスからデータを取り込み、２相
クロツクでデータをラッチさせることができることが挙
げられる。スキャン方式にするために通常のフリップフ
ロップ等に対して付加すべき回路が必要となる。第４図
（ａ）（ｂ）を用いて通常のフリップフロップを説明す
る。同図において、１はマスクスレイブフリップフロッ
プであり、マスタスレイブフリップフロップ１はマスタ
フリップフロップ２およびスレイブフリップフロップ３
からなり、マスタフリップフロップ２はインバータ４．
５およびトランスミッションゲート６．７により構成さ
れ、スレイブフリップフロップ３はインバータ８．９お
よびトランスミッションゲート１０．１１により構成さ
れる。したがって、マスクスレイブフリップフロップｌ
で必要なトランスミッションゲートのゲート数（以下、
ＢＣという）は４．０ＢＣとなる。入力データＤｉはト
ランスミッションゲート６を介してインバータ４に伝達
され、インバータ４、インバータ５およびトランスミッ
ションゲート７　［ＯＮ時］からなるループで記憶内容
が保持され、また、インバータ８、インバータ９および
トランスミッションゲート１１［ＯＮ時］からなるルー
プで保持された情報はトランスミッションゲート１０が
ＯＮすることにより出力Ｑとしてマスクスレイブフリッ
プフロップｌの外部に出力される。システム用クロック
ＳＣＫはＳｃｋとしてトランスミッションゲート７およ
びトランスミッションゲート１０に入力されるとともに
、インバータ１２を介してそれぞれＳｃｋとしてトラン
スミッションゲート６、トランスミッションゲート１１
に入力され、トランスミッションゲート７とトランスミ
ッションゲート１０、トランスミッションゲート６とト
ランスミッションゲート１１はそれぞれ連動して逆相で
作動する。

スキャン方式用フリップフロップは第４図（ａ）（ｂ）
で示したマスタスレイブフリップフロップ１に以下に述
べる回路が付加される。第４図（ａ）（ｂ）と同一構成
部分には同一番号を付して説明を省略する。第５図（ａ
）（ｂ）において、１３はスキャン方式用フリップフロ
ップであり、スキャン方式用フリップフロップ１３はマ
スタフリップフロップ１４およびスレイブフリップフロ
ップ１５からなり、マスタフリップフロップ１４はイン
バータ４．５およびトランスミッションゲート６．７．
１６．１７により構成され、スレイブフリップフロップ
１５はインバータ８．９およびトランスミッションゲー
ト１０，１１．１８．１９より構成される。したがって
、スキャン方式用フリップフロップ１３は前述の第４図
（ａ）（ｂ）に示すマスタスレイブフリップフロップ１
のマスク側にトランスミッションゲート１６．１７が、
スレイブ側にトランスミッションゲート１８．１９が追
加された回路ということができ、スキャン方式用フリッ
プフロップ１３で必要なトランスミッションゲートのゲ
ート数は６．０ＢＣとなる。

通常のマスクスレイブフリップフロップｌに対してスキ
ャン方式フリップフロップ１３では別の入口からスキャ
ンデータとしてＳｉが入力されており、Ｓｉは前段のス
キャンバスの出力に接続されるとともに、Ｓｉからのデ
ータはトランスミッションゲート１６を介してスキャン
方式フリップフロップ１３内に入力され、Ｓｔからのデ
ータのマスタラッチ用クロックＡＣＫによりトランスミ
ッションゲート１６．１７は制御される。すなわち、マ
スクラッチ用クロックＡＣＫはＡｃｋとしてトランスミ
ッションゲート１６に入力されるとともに、インバータ
２０を介してＡｃｋとしてトランスミッションゲート１
７に入力される。一方、スレイブ側でもＳｉからのデー
タのスレイブラッチ用クロックＢＣＫによりトランスミ
ッションゲート１８．１９は制御され、スレイブラッチ
用クロックＢＣＫはＢｃｋとしてトランスミッションゲ
ート１８に入力されるとともに、インバータ２１を介し
てＢｃｋとしてトランスミッションゲート１９に入力さ
れる。このように、通常（本来）用いられるシステム用
クロックＳＣＫに加えて、スキャン方式フリップフロッ
プ１３にはマスクラッチ用クロックＡＣＫをスレイブラ
ッチ用クロックＢＣＫが加えられているが、これは次の
ような理由による。ＢＣＫを加える理由としては、ＢＣ
Ｋ、トランスミッションゲート１８．１９およびインバ
ータ２１はインバータ１２がシリアルにつながれている
ため、前段のフリップフロップと次段のフリップフロッ
プとの間の配線長等によるデイレイによってレーシング
が発生するおそれがあり、これを防止してマスタフリッ
プフロップ１４からスレイブフリップフロップ１５に確
実にデータを取り込むために設けられ、また、ＡＣＫを
を加える理由としては、ＡＣＫ、トランスミッションゲ
ート１６．１７およびインバータ２０は前段のスレイブ
フリップフロップ１５から次段のマスタフリップフロッ
プ１４に確実にデータを送るために設けられている。し
たがって、ゲート数（ＢＣ）は新規なものとして２８Ｃ
増え、また、外付に必要なデータのＩ１０ピットの入出
力の入力ビンとしてＡＣＫ、ＢＣＫ用のピンが必要とな
る（システム用クロックＳＣＫは元からある）。さらに
、上記外部ピンに加えて、回路かスキャンモード（ＳＭ
　：　５ｃａｎ　Ｍｏｄｅ）になるようにするためのス
キャンモードピン（３Ｍビン）が必要になるほか、スキ
ャンデータイン（Ｓ　ｉ　：　５ｃａｎ−ｄａｔａ　−
１ｎ）のためのビンも必要となる。ここで、スキャンモ
ードＳＭは、スキャン中は論理（組み合わせ回路）の状
態が不明であるから順序回路動作モード時に双方向Ｉ１
０ピンをＺ状態（入力状Ｂ）にしてバス・コンフリクト
（Ｂｕｓ　ｃｏｎｆ　１１ｃｔ）等の発生を防ぐこめに
入力されるものであり、ノーマルのランチをスルータイ
プにしてランチを通常の組み合わせ回路とみなすための
ものである。第６図はＬＳＩの半導体集積回路を簡略化
して示した図である。同図において、２２は半導体集積
回路であり、半導体集積回路２２は同図中−点鎖線より
上部に示すフリップフロップ等からなる順序回路２３と
、同図中−点鎖線より下部に示すセレクタ、ナンド等か
らなる組み合わせ回路２４と、により構成され、半導体
集積回路２２には外部ピン２５〜３５が接続されている
。

外部ピン２５〜３１に入力された信号（例えば、外部ピ
ン２５にはマスクラッチ用クロックＡＣＫが入力され、
外部ピン２８にはスキャンデータインＳｉが入力される
）はバッファ３６〜４２を介して半導体集積回路２２内
部の各素子に伝達され、順序回路２３の出力はインバー
タ４３を介して外部ピン３２に、組み合わせ回路２４の
出力はバッファ４４〜４６を介して外部ピン３３〜３５
にそれぞれ出力される。順序回路２３はフリップフロッ
プ５１〜５７と、フリップフロップ５１〜５７のトラン
スミッションゲートを制御するための制御部５８〜６０
と、により構成され、フリップフロップ５１〜５７は第
５図に示すスキャン方式用フリップフロップ１３と同一
なものが用いられる。制御部５８〜６０は第５図に示す
インバータ１２．２０．２１からなり、外部から入力さ
れたＡＣＫ、ＢＣＫ。

ＳＣＫをそれぞれＡｃｋ　（Ａｃｋ）、Ｂｃｋ　（Ｂｃ
ｋ）　、Ｓｃｋ　（Ｓｃｋ）というクロック信号にして
フリップフロップ５１〜５７のトランスミッションゲー
トに印加する。フリップフロップ５１にはスキャンデー
タインＳｉが入力されるとともに、フリップフロン１５
１〜５４にはそれぞれデータＤｉ〜Ｄ４が入力され、フ
リップフロップ５１〜５４からは所定の素子に出力Ｑ１
〜Ｑ４が出力される。例えば、フリップフロップ５３の
出力Ｑ３は後述する組み合わせ回路２４のナントゲート
６２に入力され、フリップフロップ５４の出力Ｑ４の一
部はスキャンデータインＳＯとしてフリップフロップ５
５に入力される。また、最終段のフリップフロップ５７
には後述するナントゲート６３の出力が入力されるとと
もに、フリップフロップ５７の出力Ｑ２はインバータ４
３を介して外部ピン３２から５ｃａｎ−ｏｕｔとして外
部に出力される。なお、フリップフロップ５１〜５７、
制御部５８〜６０はその一部のみを示している。一方、
組み合わせ回路２４は、例えばナントゲート６１〜６４
、アンドゲート６５、エクスクル−シブノアゲート６６
、オアゲート６７、ノアゲート６８、インバータ６９．
７０、バッファ７１等により構成され、これらのゲート
を組み合わせることによって所定の半導体集積回路を構
成している。また、外部ピン３１から入力されたスキャ
ンモードＳＭはノアゲート６８の一方の入力端子に入力
されており、ＳＭが“Ｈ１１のときはバッファ４４を制
御し、バッファ７１を介してＢｕｓｌｌｏをＺ状態にし
入力状態にすることによって不定状態が内部ロジックに
伝搬するのを防止する。

スキャン方式用フリップフロップ１３のタイミングは第
７図のように示される。同図において、ＳＣＫの立ち下
り（同図■参照。以下同様。）でＤｉからデータがマス
タフリップフロップ１４に入力され、立ち上がり（■゛
）でデータをマスタフリップフロップ１４からスレイブ
フリップフロップ１５に移行させる。また、ＡＣＫの立
ち上がり（■）でＳｉからデータをマスタフリップフロ
ップ１４に入力し、ＢＣＫの立ち上がり（■）でマスタ
フリップフロップ１４からスレイブフリップフロップ１
５にデータ移行する。また、ＳＭが“Ｈ′になることに
よって双方向Ｉ１０をＺ状態にする。サイクルタイムは
モード毎に同図のように示され、ランチの数だけ順序回
路モードが続く。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路にあっ
ては、スキャン方式にするためにゲート数（ＢＣ）、外
部入力ピンが増大してしまうという問題点があった。

すなわち、スキャン方式用フリップフロップの論理とい
う回路は本来のユーザが必要とする回路に付加するもの
であるから、Ｉ１０数が増えたり、内部ロジックの数が
増えることは望ましくな（，１ビンでも１ゲートでも少
なくしようという要望がある。

そこで、本発明は、スキャン方式を行うために必要な外
部ピンおよび使用ゲート数を減少させることのできる半
導体集積回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体集積回路は上記目的達成のため、ト
ランスミッションゲートを有し、マスタフリップフロッ
プおよびスレイブフリップフロップの対により構成され
るスキャン用フリップフロップと、システムを制御する
システムクロック、該マスタフリップフロップを制御す
るクロックおよびスキャンモードを設定するスキャンモ
ード信号が入力され、これらの信号に基づいて該スキャ
ン用フリップフロップのトランスミッションゲートを制
御するクロックを生成する制御部と、を備えた半導体集
積回路であって、前記制御部にゲート素子を設は該ゲー
ト素子の一方の入力端子にはシステムクロックを入力す
るとともに、他方の入力端子にはスキャンモード信号を
入力し、該システムクロックとスキャンモード信号によ
り該マスタフリップフロップのトランスミッションゲー
トを制御するようにしたことを特徴とする半導体集積回
路を備えている。

〔作用〕

本発明では、スキャン用フリップフロップを制御する制
御部にゲート素子が設けられ、該ゲート素子の一方の入
力端子にはシステムクロックが、他方の入力端子にはス
キャンモード信号が入力され、該システムクロックとス
キャンモード信号により該スキャン用フリップフロップ
のスレイブフリップフロップのトランスミッションゲー
トが制御される。

したがって、スレイブフリップフロップを制御するため
のスレイプラッチ用クロックおよび該クロックにより制
御されるトランスミッションゲートが削減され、スキャ
ン方式を行うために必要な外部ピンおよび使用ゲート数
が減少する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係る半導体集積回路の一実施例を
示す図であり、第４．５図に示す従来例と同一構成部分
には同一番号を付して説明を省略する。第１図（ａ）（
ｂ）において、８１はスキャン方式用フリップフロップ
（スキャン用フリップフロップ）であり、スキャン方式
用フリップフロップ８１はマスタフリップフロップ８２
およびスレイブフリップフロップ３からなり、マスタフ
リップフロップ８２はインバータ４．５およびトランス
ミッションゲート１６．１７．８３．８４により構成さ
れ、スレイブフリップフロップ３は第４図（ａ）（ｂ）
に示すスレイブフリップフロップ３と同様なものである
。システム用クロックＳＣＫはＳｃｋとしてトランスミ
ッションゲート１０に入力されるとともに、インバータ
１２を介してそれぞれＳｃｋとしてトランスミッション
ゲート１１に入力される一方、ノアゲート（ゲート素子
）８５の一方の入力端子に入力される。ノアゲート８５
の他方の入力端子にはスキャンモードＳＭが入力され、
ＳＣＫとＳＭの論理の信号がＣｃｋとしてトランスミッ
ションゲ−ト８４に入力されるとともに、インバータ８
６を介してトランスミッションゲート８３に入力される
。

したがって、ＡＣＫに関しては従来のものと全く同一で
あり、従来例ではシステム用クロックＳＣＫはスキャン
のときには入力されておらず（第７図のタイミングチャ
ート参照）、ＢＣＫを加えることによってトランスミッ
ションゲートを制御し、前段および次段のフリップフロ
ップのレーシングを防止していたものが、本実施例では
スキャンモード中もＳＣＫデータを入れるようにするこ
とでＢＣＫおよびトランスミッションゲート１８．１９
を廃止し、その代わりに順序回路モード中に回路を安定
させるために（ノアゲート８５）でＳＣＫとＳＭの論理
をとることによってＢＣＫに相当する信号としてＣｃｋ
を生成している。第２図はＬＳＩの半導体集積回路を簡
略化して示した図であり、従来例として示した第６図の
ものと同一構成部分には同一番号を付している。第２図
において、９１は半導体集積回路であり、半導体集積回
路９１は順序回路９２および組み合わせ回路２４により
構成され、順序回路９２はフリップフロップ９３〜９９
と、フリップフロップ９３〜９９のトランスミッション
ゲートを制御するための制御部１００〜１０２と、によ
り構成され、フリップフロップ９３〜９９は第１図（ａ
）に示すスキャン方式用フリップフロップ８１と同一な
ものが用いられる。制御部１００〜１０２は第１図（ｂ
）に示すインバータ２０．１２．８６およびノアゲート
８５からなり、制御部１００〜１０２には外部ビン３１
からバッファ４２を介してスキャンモードＳＭが入力・
されている。また、外部ビン２６およびバッファ３７は
不用となる（図示せず）。

以上の構成により、スキャン方式用フリップフロップ８
１のタイミングは第３図のように示され、ＢＣＫが入力
されない（ＢＣＫ不要）代わりに、スキャン中であって
も常にシステム用クロックＳＣＫを入力し、ＳＣＫとス
キャンモードＳＭとの論理をとるようにして開かれない
ようにし、スキャンモード中のみ閉じるようにする。

したがって、本実施例ではスキャン方式のため外部ビン
を３ビン要していたものが、そのビンをフリップフロッ
プの使用ゲート数を減らす（ＩＢＣ減）ことができる。

〔効果］ 本発明によれば、スキャン方式を行うために必要な外部
ビンおよび使用ゲート数を減少させることができる。

ツブの回路図、 第５図（ａ）（ｂ）はそのスキャン方式用フリップフロ
ップの回路図、 第６図はその半導体集積回路図、 第７図は第５図（ａ）（ｂ）のタイミングチャートであ
る。

３・・・・・・スレイブフリップフロップ、４．５．８
．９・・・・・・インバータ、

【図面の簡単な説明】

第１〜３図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図（ａ）（ｂ）はそのスキャン方式用フリップフロ
ップの回路図、 第２図はその半導体集積回路図１、 第３図は第１図（ａ）（ｂ）のタイミングチャート、 第４〜７図は従来の半導体装置を示す図であり、第４図
（ａ）（ｂ）はその通常のフリップフロ１２．２０．２
１・・・・・・インバータ、２５．２７〜３５・・・・
・・外部ビン、８１・・・・・・スキャン方式用フリッ
プフロップ（スキャン用フリップフロップ）、 ８２・・・・・・マスタフリップフロップ、８５・・・
・・・ノアゲート（ゲート素子）、８６・・・・・・イ
ンバータ、 ９ト・・・・・半導体集積回路、 ９２・・・・・・順序回路、 ９３〜９９・・・・・・フリップフロップ、〜１０２ ・・・・・・制御部。 ／−１＼ ；偽

Claims (1)

1. 【特許請求の範囲】 トランスミッションゲートを有し、マスタフリップフロ
   ップおよびスレイブフリップフロップの対により構成さ
   れるスキャン用フリップフロップと、 システムを制御するシステムクロック、該マスタフリッ
   プフロップを制御するクロックおよびスキャンモードを
   設定するスキャンモード信号が入力され、これらの信号
   に基づいて該スキャン用フリップフロップのトランスミ
   ッションゲートを制御するクロックを生成する制御部と
   、を備えた半導体集積回路であって、 前記制御部にゲート素子を設け、 該ゲート素子の一方の入力端子にはシステムクロックを
   入力するとともに、他方の入力端子にはスキャンモード
   信号を入力し、 該システムクロックとスキャンモード信号により該マス
   タフリップフロップのトランスミッションゲートを制御
   するようにしたことを特徴とする半導体集積回路。