JPS5891676A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5891676A JPS5891676A JP56189582A JP18958281A JPS5891676A JP S5891676 A JPS5891676 A JP S5891676A JP 56189582 A JP56189582 A JP 56189582A JP 18958281 A JP18958281 A JP 18958281A JP S5891676 A JPS5891676 A JP S5891676A
- Authority
- JP
- Japan
- Prior art keywords
- film
- films
- polycrystalline
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶ｌ＃嘆上にもうけた多結晶シリコンを基体
として用い？、−Ｍ ＯＥＴ ｆＪ電界効果トランジス
タＫＭ１ 、そｆｐｆ−）Ｐ＃ｌＩ！［ｌｌする。
として用い？、−Ｍ ＯＥＴ ｆＪ電界効果トランジス
タＫＭ１ 、そｆｐｆ−）Ｐ＃ｌＩ！［ｌｌする。
半導体集積回路ａｔけ年々微紺化が進めらｈ、その中で
もＭＯ８型電界効果トランジスタを構成要素とする半導
体集積回路装置の微細化にはめざましいものがある。ア
ライナ−技術、エツチング技術、デバイス技術算はさら
に進みつつあり、微細化も２μルールを割り、量産レベ
ルでの限界に近かず一つつある。前々から素子を上につ
入あげる三次元半導体集積回路装置の構想があり、冬方
面で種々検討されて鎗たが、とこにいたって、にわかに
活気を呈し始ぬているのが現状である。
もＭＯ８型電界効果トランジスタを構成要素とする半導
体集積回路装置の微細化にはめざましいものがある。ア
ライナ−技術、エツチング技術、デバイス技術算はさら
に進みつつあり、微細化も２μルールを割り、量産レベ
ルでの限界に近かず一つつある。前々から素子を上につ
入あげる三次元半導体集積回路装置の構想があり、冬方
面で種々検討されて鎗たが、とこにいたって、にわかに
活気を呈し始ぬているのが現状である。
瑠在、開発を試入らｈているのはＭＯ８型電界効果トラ
ンジスタを構成要素とする４のである。
ンジスタを構成要素とする４のである。
現在、寮用化にさい【ては種々の問題があるが、その中
で％に大舞な問題は、多結晶シリコン上のゲート部の耐
圧が低い事である。この原因は多結晶シリコンの！！面
を酸化すると多結晶シリコンが＃によって結晶化が進入
、表面に凸凹が生じると同じに、するどい突起が酸化膜
中を通して発生す木。十ｆＩＫよって部分的に椿端に酸
（ヒ膜が薄くなめ、基体となる多結晶シリコンと上部電
響の間の耐圧≠３悪くなり、リークも発生する。
で％に大舞な問題は、多結晶シリコン上のゲート部の耐
圧が低い事である。この原因は多結晶シリコンの！！面
を酸化すると多結晶シリコンが＃によって結晶化が進入
、表面に凸凹が生じると同じに、するどい突起が酸化膜
中を通して発生す木。十ｆＩＫよって部分的に椿端に酸
（ヒ膜が薄くなめ、基体となる多結晶シリコンと上部電
響の間の耐圧≠３悪くなり、リークも発生する。
多結晶シリコンのこの突起上、リンを高ドープ１ ？−
多緒晶シリコン上には発生ＬＫ＜いが、ボロンドープし
た多結晶シリコンとノンドープの多結晶シリコン上には
発生しやすい。
多緒晶シリコン上には発生ＬＫ＜いが、ボロンドープし
た多結晶シリコンとノンドープの多結晶シリコン上には
発生しやすい。
＠ １ｒＦｎｒｆＯｆ示す。
第１ｒｇＪＫ示すように、１はｓ１基板であり、２け８
１０、膜、３けＮ型多結晶８１．４げＰ型多結晶Ｓｉ。
１０、膜、３けＮ型多結晶８１．４げＰ型多結晶Ｓｉ。
５はゲート酸化膜、６はｆ多結晶ｓ１電響、７は耐多結
晶８１電極、８はｒ多結晶ｓ１ソース、９はＰ＋多結晶
Ｓ１ドレイン、１０はＮ多結晶８１ドレイン、１１はＮ
＋多結晶８１ソース、１２け層間絶靜膜、１３けＡｔ電
椿、１４は多結晶８１の突起である０第１図に示さｈて
いるように％Ｎ＋に濃くドープされた多結晶シリコン以
外の所の表硬にはすると（い、。Ｅｌｆｌ！Ｌ、 Ｉｔ
１３’ｆｆ１Ｊ−／Ｔ□７９．いる。
晶８１電極、８はｒ多結晶ｓ１ソース、９はＰ＋多結晶
Ｓ１ドレイン、１０はＮ多結晶８１ドレイン、１１はＮ
＋多結晶８１ソース、１２け層間絶靜膜、１３けＡｔ電
椿、１４は多結晶８１の突起である０第１図に示さｈて
いるように％Ｎ＋に濃くドープされた多結晶シリコン以
外の所の表硬にはすると（い、。Ｅｌｆｌ！Ｌ、 Ｉｔ
１３’ｆｆ１Ｊ−／Ｔ□７９．いる。
本発明は以上のような欠ＡＫついて改良を加えた・もの
で、本発明の目的は電標形成する前に、書化暎を形成し
、突起の成長しない層をゲート膜に加えて耐圧及びリー
ク特性を債善する事を目的としている。
で、本発明の目的は電標形成する前に、書化暎を形成し
、突起の成長しない層をゲート膜に加えて耐圧及びリー
ク特性を債善する事を目的としている。
第２９Ｋ、本発明の方法によって形成された三次元半導
体集積回路装置の部分的断面略図を示し以下に本発明に
ついて謂明する。
体集積回路装置の部分的断面略図を示し以下に本発明に
ついて謂明する。
第２図に示すように、２１Ｆｉ８１ｉ板であ抄、２２Ｒ
８１０，膜、２５ＦｉＭＷｌｉ多緒晶Ｅｌｉ、２４はｐ
ｆｌＪ多結晶８１．２５はゲイト酸化膜、２６はＰ十多
結晶８１電椿、２７けＮ十多結晶８１電極、２８はＰ十
多結晶８１ンース、２９はＰ十多結晶Ｐ１ドレイン、３
０はｙ十多結晶阻ドレイン、３１けＮ十多結晶８１ソー
ス、３２は層間絶縁膜、３３はｕｔ極、３４は多結晶Ｐ
１の突起である。さらに５５は窒化膜である。
８１０，膜、２５ＦｉＭＷｌｉ多緒晶Ｅｌｉ、２４はｐ
ｆｌＪ多結晶８１．２５はゲイト酸化膜、２６はＰ十多
結晶８１電椿、２７けＮ十多結晶８１電極、２８はＰ十
多結晶８１ンース、２９はＰ十多結晶Ｐ１ドレイン、３
０はｙ十多結晶阻ドレイン、３１けＮ十多結晶８１ソー
ス、３２は層間絶縁膜、３３はｕｔ極、３４は多結晶Ｐ
１の突起である。さらに５５は窒化膜である。
以上の本発明の方法によると、多結晶ｓ１の突起はゲー
ト酸化膜中の入で成長し、窒化膜を形成する時には成長
しなくなる。そして窒化膜によって耐圧がまし、リーク
特性が改曽される。
ト酸化膜中の入で成長し、窒化膜を形成する時には成長
しなくなる。そして窒化膜によって耐圧がまし、リーク
特性が改曽される。
下の酸化膜Ｆ１４００〜６００Ｒが最適であ艶、窒化膜
の厚みは２００〜４００λＳ陰が適している。
の厚みは２００〜４００λＳ陰が適している。
本発明は８１基板上にもうけたＢ１伽膜の多結晶ｓ１を
基体とした場合についてＷ＃明したが、絶縁基板そのも
のの上に形成した多結晶Ｂ１を用いた場合も同様であり
、素子が吃うけられたさらにその上に絶紗膜をかいして
形成されｔ多結晶ｓ１を基体として用いた場合も同様で
ある。
基体とした場合についてＷ＃明したが、絶縁基板そのも
のの上に形成した多結晶Ｂ１を用いた場合も同様であり
、素子が吃うけられたさらにその上に絶紗膜をかいして
形成されｔ多結晶ｓ１を基体として用いた場合も同様で
ある。
第１図は従来方法による多結晶８１を基体としたＭＯ８
電界効果トランジスタを構成要素とする半導体集積回路
装置の断面略図である。 第２図は本発明の方法による多結晶ｓ１を基体としたＭ
Ｏ８電界効果トランジスタを構成要素とする半導体集積
回路装置の断面略図である。 以 上 出膠人 株式会社 諏訪精工金 第１図 第２図
電界効果トランジスタを構成要素とする半導体集積回路
装置の断面略図である。 第２図は本発明の方法による多結晶ｓ１を基体としたＭ
Ｏ８電界効果トランジスタを構成要素とする半導体集積
回路装置の断面略図である。 以 上 出膠人 株式会社 諏訪精工金 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １） ＩＰ縁膜上に形成した多結晶シリコンを基体と
してＭＯＢ型電界効果トランジスタを形成してなる半導
体集積回路装ｆにおいて、ゲート部の絶縁−と［てシリ
コン酸化膜とシリコン音化膜の二層構造とした事を時機
とする半導体集積回路装置。 ２）前記シリコン酸化膜の膜厚を５０１から１０００Ｉ
とした事を特徴とする特許請求の範囲第１項Ｆ載の半導
体集積回路装置。 ５）前記シリコン酸化膜の膜厚を３０Ｋから１０００Ｘ
とした事を特徴とする特許請求の範囲第１項及び第２項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189582A JPS5891676A (ja) | 1981-11-26 | 1981-11-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189582A JPS5891676A (ja) | 1981-11-26 | 1981-11-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891676A true JPS5891676A (ja) | 1983-05-31 |
Family
ID=16243733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189582A Pending JPS5891676A (ja) | 1981-11-26 | 1981-11-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891676A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190386A (ja) * | 1986-10-03 | 1988-08-05 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
| JPH0275751U (ja) * | 1988-11-30 | 1990-06-11 | ||
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6822261B2 (en) * | 1991-03-06 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1981
- 1981-11-26 JP JP56189582A patent/JPS5891676A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190386A (ja) * | 1986-10-03 | 1988-08-05 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
| JPH0275751U (ja) * | 1988-11-30 | 1990-06-11 | ||
| US6822261B2 (en) * | 1991-03-06 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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