JPH0276851U - - Google Patents
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- Publication number
- JPH0276851U JPH0276851U JP1988156961U JP15696188U JPH0276851U JP H0276851 U JPH0276851 U JP H0276851U JP 1988156961 U JP1988156961 U JP 1988156961U JP 15696188 U JP15696188 U JP 15696188U JP H0276851 U JPH0276851 U JP H0276851U
- Authority
- JP
- Japan
- Prior art keywords
- pair
- semiconductor layer
- semiconductor
- layer
- transistors
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- Pending
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Description
第１図は本考案の一実施例の平面図、第２図は
一実施例の模式的な側面図、第３図は本考案を適
用し得るＭＯＳ−ＳＲＡＭのメモリセルの回路図
である。 なお図面に用いた符号において、１１，１２…
…抵抗素子、１３，１４……ドライバ用のトラン
ジスタ、１５……フリツプフロツプ、１６，１７
……スイツチング用のトランジスタ、１８……メ
モリセル、２１……Ｓｉ基板、２２……多結晶Ｓ
ｉ層、２３，２４……Ｓｉ薄片、２５……電源線
、である。
一実施例の模式的な側面図、第３図は本考案を適
用し得るＭＯＳ−ＳＲＡＭのメモリセルの回路図
である。 なお図面に用いた符号において、１１，１２…
…抵抗素子、１３，１４……ドライバ用のトラン
ジスタ、１５……フリツプフロツプ、１６，１７
……スイツチング用のトランジスタ、１８……メ
モリセル、２１……Ｓｉ基板、２２……多結晶Ｓ
ｉ層、２３，２４……Ｓｉ薄片、２５……電源線
、である。
Claims (1)
- 【実用新案登録請求の範囲】 １ 一対の抵抗素子及び一対のドライバ用のトラ
ンジスタで形成されているフリツプフロツプと一
対のスイツチング用のトランジスタとでメモリセ
ルが構成されている半導体メモリにおいて、 第１の半導体層に電源線が形成されており、 第２の半導体層に前記一対の抵抗素子が形成さ
れており、 第３の半導体層に前記一対のドライバ用のトラ
ンジスタが形成されており、 第４の半導体層に前記一対のスイツチング用の
トランジスタが形成されている半導体メモリ。 ２ 前記第１の半導体層に更に周辺回路が形成さ
れている請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988156961U JPH0276851U (ja) | 1988-12-01 | 1988-12-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988156961U JPH0276851U (ja) | 1988-12-01 | 1988-12-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276851U true JPH0276851U (ja) | 1990-06-13 |
Family
ID=31435975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988156961U Pending JPH0276851U (ja) | 1988-12-01 | 1988-12-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276851U (ja) |
-
1988
- 1988-12-01 JP JP1988156961U patent/JPH0276851U/ja active Pending