JPH06314967A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH06314967A JPH06314967A JP5125531A JP12553193A JPH06314967A JP H06314967 A JPH06314967 A JP H06314967A JP 5125531 A JP5125531 A JP 5125531A JP 12553193 A JP12553193 A JP 12553193A JP H06314967 A JPH06314967 A JP H06314967A
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- JP
- Japan
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- output
- output buffer
- cell
- circuit
- low
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Abstract
(57)【要約】
【目的】 ゲートアレイ等の半導体集積回路の周辺回路
部に用いられるＩ／Ｏセルを出力用に設定した場合、多
数の出力セルが同時にハイからロー、またはローからハ
イに変化するときに発生する瞬時的な電流を抑制する。 【構成】 Ｉ／Ｏセル内部にインバータ型のゲートを少
なくとも２個以上配置しておき、金属配線でＩ／０セル
の入力から出力に至るまでにつながるゲート段数を任意
に設定することで、出力バッファが同時に切り換わるこ
とにより発生する瞬時的な電流を時間的に分散すること
ができる。
部に用いられるＩ／Ｏセルを出力用に設定した場合、多
数の出力セルが同時にハイからロー、またはローからハ
イに変化するときに発生する瞬時的な電流を抑制する。 【構成】 Ｉ／Ｏセル内部にインバータ型のゲートを少
なくとも２個以上配置しておき、金属配線でＩ／０セル
の入力から出力に至るまでにつながるゲート段数を任意
に設定することで、出力バッファが同時に切り換わるこ
とにより発生する瞬時的な電流を時間的に分散すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の中で
も特に、ゲートアレイに用いる入出力バッファセルに関
するものである。
も特に、ゲートアレイに用いる入出力バッファセルに関
するものである。
【０００２】
【従来の技術】従来のゲートアレイの入出力バッファセ
ルは、金属配線用のパターンを変更するだけで、入力、
出力、トライステート出力、入出力等の回路に設定でき
た。ゲートアレイチップの入出力バッファの一部を出力
に設定した場合の従来例について図面をもとに説明す
る。
ルは、金属配線用のパターンを変更するだけで、入力、
出力、トライステート出力、入出力等の回路に設定でき
た。ゲートアレイチップの入出力バッファの一部を出力
に設定した場合の従来例について図面をもとに説明す
る。
【０００３】図２はゲートアレイチップの一例である。
図に於て１は回路コア部、２は周辺回路部、３、４、１
０５〜１０９は周辺回路を構成するセルで、３はＧＮＤ
セル、４はＶDDセルである。また１０５〜１０９はＩ／
Ｏセルで金属配線によりインバータ型の出力バッファに
設定している。
図に於て１は回路コア部、２は周辺回路部、３、４、１
０５〜１０９は周辺回路を構成するセルで、３はＧＮＤ
セル、４はＶDDセルである。また１０５〜１０９はＩ／
Ｏセルで金属配線によりインバータ型の出力バッファに
設定している。
【０００４】
【発明が解決しようとする課題】従来は、前述のようで
あったため、周辺回路のＩ／Ｏセルを金属配線により、
入力または出力などに設定はできても、出力セルとした
場合に、ＬＳＩチップコア部から出力セルに信号が入
り、ＬＳＩチップ外部に出力されるまでにかかる遅延時
間は殆ど変更できず、図２のように出力セル１０５〜１
０９が多数並んでいる場合に、全ての出力セルがハイか
らローまたはローからハイに同時に変化すると瞬時的に
過電流が流れ、チップ内部のＶDDまたはＧＮＤレベルが
変化し誤動作の原因になるという問題があった。
あったため、周辺回路のＩ／Ｏセルを金属配線により、
入力または出力などに設定はできても、出力セルとした
場合に、ＬＳＩチップコア部から出力セルに信号が入
り、ＬＳＩチップ外部に出力されるまでにかかる遅延時
間は殆ど変更できず、図２のように出力セル１０５〜１
０９が多数並んでいる場合に、全ての出力セルがハイか
らローまたはローからハイに同時に変化すると瞬時的に
過電流が流れ、チップ内部のＶDDまたはＧＮＤレベルが
変化し誤動作の原因になるという問題があった。
【０００５】そこで、この発明は、ゲートアレイの周辺
回路部のＩ／Ｏセルを出力に設定した場合に、遅延時間
を少なくとも２種類以上に設定できる手段を提供するこ
とを目的とする。
回路部のＩ／Ｏセルを出力に設定した場合に、遅延時間
を少なくとも２種類以上に設定できる手段を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】このような目的は、本発
明によれば、半導体集積回路の内部回路を外部回路と接
続するために半導体集積回路の内部バスの各線と出力端
子間に接続された複数の出力バッファ手段を備えた出力
バッファ回路に於て、前記複数の出力バッファ手段のう
ち少なくとも２以上の出力バッファ手段はそれぞれ少な
くとも２段以上の直列に接続された複数のゲートを備
え、少なくとも２以上の出力バッファ手段のゲートの段
数が互いに異なることを特徴とする出力バッファ回路、
及び前記複数の出力バッファ手段のうち少なくとも２以
上の出力バッファ手段は異なる遅延時間を有することを
特徴とする出力バッファ回路を提供することにより達成
される。
明によれば、半導体集積回路の内部回路を外部回路と接
続するために半導体集積回路の内部バスの各線と出力端
子間に接続された複数の出力バッファ手段を備えた出力
バッファ回路に於て、前記複数の出力バッファ手段のう
ち少なくとも２以上の出力バッファ手段はそれぞれ少な
くとも２段以上の直列に接続された複数のゲートを備
え、少なくとも２以上の出力バッファ手段のゲートの段
数が互いに異なることを特徴とする出力バッファ回路、
及び前記複数の出力バッファ手段のうち少なくとも２以
上の出力バッファ手段は異なる遅延時間を有することを
特徴とする出力バッファ回路を提供することにより達成
される。
【０００７】
【作用】本発明は前述のごとき手段を設けることによ
り、ゲートアレイの周辺回路部のＩ／Ｏセルを出力セル
として設定する際に、上記Ｉ／Ｏセル内に設けられた複
数個のゲートを任意に従属接続することにより、論理的
に等価で遅延時間の異なる出力セルを複数種設定でき、
多数の出力セルが同時にハイからローまたはローからハ
イに変化するときに発生する瞬時電流を抑制することが
できる。
り、ゲートアレイの周辺回路部のＩ／Ｏセルを出力セル
として設定する際に、上記Ｉ／Ｏセル内に設けられた複
数個のゲートを任意に従属接続することにより、論理的
に等価で遅延時間の異なる出力セルを複数種設定でき、
多数の出力セルが同時にハイからローまたはローからハ
イに変化するときに発生する瞬時電流を抑制することが
できる。
【０００８】
【実施例】以下に本発明の一実施例について図面をもと
に説明する。
に説明する。
【０００９】図１は本発明の一実施例である出力用Ｉ／
Ｏセルである。本実施例では出力用Ｉ／Ｏセルにはコン
ピュータによる設計段階で標準セルフォーマットとして
７個の直列に配置されたインバータが用意されている。
設計時に１つのバスに対して少なくとも２本の信号線用
Ｉ／Ｏセルのインバータの個数が異なるように配線レイ
アウトを決定する。図１では、ＢＵＳ１５のＩ／Ｏセル
９は、７段のインバータ全部を使用し、ＢＵＳ１のＩ／
Ｏセル６では３段を直列に接続している。ＢＵＳ０のＩ
／Ｏセル５は１段である。
Ｏセルである。本実施例では出力用Ｉ／Ｏセルにはコン
ピュータによる設計段階で標準セルフォーマットとして
７個の直列に配置されたインバータが用意されている。
設計時に１つのバスに対して少なくとも２本の信号線用
Ｉ／Ｏセルのインバータの個数が異なるように配線レイ
アウトを決定する。図１では、ＢＵＳ１５のＩ／Ｏセル
９は、７段のインバータ全部を使用し、ＢＵＳ１のＩ／
Ｏセル６では３段を直列に接続している。ＢＵＳ０のＩ
／Ｏセル５は１段である。
【００１０】本実施例では１つのＩ／Ｏセル内に７個の
インバータが配置されており、ＬＳＩチップコアからの
出力信号（ＢＵＳ０〜ＢＵＳ１５）がチップ外部に出力
されるまでに通過するゲート段数は金属配線により、
１、３、５、７段の選択が可能である。従って、本実施
例に上げたように１６ビット幅の信号が全てハイからロ
ーまたはローからハイに切り換わる場合でも、出力パッ
ドに一番近いインバータは同時には４個切り換わるだけ
で、瞬時電流を分散することができる。
インバータが配置されており、ＬＳＩチップコアからの
出力信号（ＢＵＳ０〜ＢＵＳ１５）がチップ外部に出力
されるまでに通過するゲート段数は金属配線により、
１、３、５、７段の選択が可能である。従って、本実施
例に上げたように１６ビット幅の信号が全てハイからロ
ーまたはローからハイに切り換わる場合でも、出力パッ
ドに一番近いインバータは同時には４個切り換わるだけ
で、瞬時電流を分散することができる。
【００１１】
【発明の効果】以上説明したように本発明によれば、ゲ
ートアレイの周辺回路部のＩ／Ｏセルを出力用に設定す
る場合、Ｉ／Ｏセル内部にインバータ型のゲートを少な
くとも２個以上用意しておくことにより、金属配線でＩ
／Ｏセルの入力から出力に至るまでにつながるゲート段
数を、用意しておいたゲートの個数内で任意に設定で
き、出力パッドに一番近いゲート（出力バッファ）が同
時にハイからローまたはローからハイに切り換わること
により発生する瞬時的な電流を抑制することができる。
ートアレイの周辺回路部のＩ／Ｏセルを出力用に設定す
る場合、Ｉ／Ｏセル内部にインバータ型のゲートを少な
くとも２個以上用意しておくことにより、金属配線でＩ
／Ｏセルの入力から出力に至るまでにつながるゲート段
数を、用意しておいたゲートの個数内で任意に設定で
き、出力パッドに一番近いゲート（出力バッファ）が同
時にハイからローまたはローからハイに切り換わること
により発生する瞬時的な電流を抑制することができる。
【図１】本発明の実施例を示す、ゲートアレイの周辺回
路部のＩ／Ｏセルの回路図である。
路部のＩ／Ｏセルの回路図である。
【図２】従来のゲートアレイのブロック図である。
１ ＬＳＩチップコア ２ ＬＳＩ周辺回路 ３ ＧＮＤパッド ４ ＶDDパッド ５〜９、１０５〜１０９ 出力用に設定されたＩ／Ｏセ
ル
ル
Claims (2)
- 【請求項１】 半導体集積回路の内部回路と外部回路
とを接続するために半導体集積回路の内部バスの各線と
出力端子間に接続された複数の出力バッファ手段を備え
た出力バッファ回路に於て、 前記複数の出力バッファ手段のうち少なくとも２以上の
出力バッファ手段はそれぞれ少なくとも２段以上の直列
に接続された複数のゲートを備え、少なくとも２以上の
出力バッファ手段のゲートの段数が互いに異なることを
特徴とする出力バッファ回路。 - 【請求項２】 半導体集積回路の内部回路を外部回路
と接続するために半導体集積回路の内部バスの各線と出
力端子間に接続された複数の出力バッファ手段を備えた
出力バッファ回路に於て、 前記複数の出力バッファ手段のうち少なくとも２以上の
出力バッファ手段は異なる遅延時間を有することを特徴
とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125531A JPH06314967A (ja) | 1993-04-28 | 1993-04-28 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125531A JPH06314967A (ja) | 1993-04-28 | 1993-04-28 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314967A true JPH06314967A (ja) | 1994-11-08 |
Family
ID=14912494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125531A Withdrawn JPH06314967A (ja) | 1993-04-28 | 1993-04-28 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314967A (ja) |
-
1993
- 1993-04-28 JP JP5125531A patent/JPH06314967A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |