JPH0277839A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に係り、特に、命令読み出し
の高速化を図ったスーパーコンピュータ等のデータ処理
装置に関する。

〔従来の技術〕

近年、スーパーコンピュータにおいて命令の読み出しを
高速化する要請が強くなってきている。

これは、 （１）より高速の演算を行おうとすると命令の読み出し
がネックとなる傾向が強くなること、（２）マシンサイ
クルを極端に短縮するとメモリ素子の性能がそれに追随
できず、命令の読み出しに長大なサイクルタイムが必要
になり、これがベクトル処理のスタートアップタイム増
大のように見　　　　　′えること、等に対処しようと
するためである。

最近ではアーキテクチャ上の何らかの工夫により、命令
読み出しの時間を実質的に短縮させる方向で研究が進め
られている。

スーパーコンピュータは、科学技術計算を対象に高速の
演算を行うように創られた専用の計算機である。従って
、汎用計算機のいくつかの機能のうち使用する可能性が
ほとんどなく、高速の計算を行う上で障害になる機能は
省略してもよい。このような機能の中に、プログラム中
の命令の書き替えを許す機能がある。一般に、大型計算
機は、この機能をサポートすると、特に、先行制御を深
くした処理の高速化が困難になり、また命令の並列実行
を行う場合にも障害となる。

このため、ある種のベクトル処理装置は、ベクトル処理
側のストア命令でスカラ処理部側の命令を書き替えた場
合、その結果を保証しないようにして前述の問題を回避
している。

この種従来技術として、例えばＨｉＴＡＣ３−８２０処
理装置マニユアル６０２０−２−００ＩＰ、Ｐ、４２等
に記述された技術が知られている。

〔発明が解決しようとする課題〕

しかし、前記従来技術は、なお、命令読み出しの時間を
多く必要とし、スーパーコンピュータ等の科学技術計算
を専用に行う高速のデータ処理装置のネックとなってい
るという問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、プロ
グラム中の命令書き替え時に結果を保証しない仕様をベ
クトル処理部だけでなくスカラ処理部にまで拡大し、こ
れによってデータ処理装置のアーキテクチャ、ハードウ
ェア構成をスーパーコンピュータ向きに変更して、命令
読み出し速度の向上、スタートアップタイムの短縮を図
ることを可能としたデータ処理装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明によれば、前記目的は、次のような構造の命令バ
ッファと、命令バッファを制御する論理機構を備えるこ
とにより達成される。

途］フ＜７７１− （１）命令アドレスを論理アドレスとするとき、アドレ
ス変換なしで引用できる命令バッファ。

（２）命令によって命令バッファの内容を制御できる第
２の命令バッファ（以下Ｃｏｎｔｒｏｌａｂｌｅ　　Ｉ
　ｎ−５ｔｒｕｃｔｉｏｎ　ｂｕｆｆｅｒ、略してＣバ
ッファという）。

バッファ　　′　　る量ム （１）命令読み出し要求が命令リクエスタから発行され
たとき、命令アドレスが命令バッファ、Ｃバッファに在
るか否かを調べる論理回路。

（２）命令読み出し要求が命令リクエスタから発行され
た時点で命令アドレスが命令バッファ、Ｃバッファにエ
ントリされていないとき、主記憶部へ命令アドレスから
ｎ命令骨の（ｎ≧１）命令読み出し要求を発行する論理
回路。

（３）命令バッファ、Ｃバッファの内容をキャンセルす
る論理回路。

（４）主記憶からＣバッファへ命令で指定された語長だ
けデータを転送する論理回路。

（５）命令読み出し要求が命令リクエスタから発行され
た時点で、命令アドレスが命令バッファにエントリされ
てなく、Ｃバッファにエントリされている場合、Ｃバッ
ファからｎ命令骨の命令を命令バッファに転送する論理
回路。

（６）主記憶からＣバッファへデータを転送する処理の
起動を行い、次のサイクルで前記転送完了を待つことな
く、後続の命令を実行する命令解読／実行論理回路。

（７）主記憶からＣバッファへデータを転送する途中で
後続の命令が、そのデータ転送範囲に含まれているとき
、後続の命令の実行を中断させ、かつ転送データをＣバ
ッファと命令バッファに書込み、かつ前記後続命令の実
行を再開させる論理回路。

（８）命令読み出し要求が命令バッファにエントリされ
ていないとき、命令実行を中断させる論理回路。

（９）読み出された命令が命令バッファに書込まれたと
き、命令実行を再開させる論理回路。

（１０）　Ｃバッファを複数の部分に分け、各部分対応
にフリップフロップを設け、Ｃバッファの読み出しがあ
った時点で該フリップフロップを“１　”にセットし、
インタバルタイマがある決ったタイミングで出力する信
号毎に該フリップフロップを“０°°にリセットする論
理部。

（１１）主記憶からＣバッファへデータを転送する際、
Ｃバッファの書き込みカラムを決定し、該カラムにセッ
トされる命令の先頭論理アドレスを保持する記憶部を有
する論理回路。

（１２）主記憶から命令バッファに命令列を転送する際
、命令バッファのどのカラムに命令列を格納するかを決
定する論理回路。

〔作用］ バッファ記憶を具備するデータ処理装置は、バッファ記
憶を出来るだけ有効に使えるように、バッファ記憶上の
リプレースアルゴリズムが工夫されている。

命令読み出し専用に命令バッファとＣバッファを具備す
る本発明のデータ処理装置は、２つのバッファの制御に
命令読み出し要求の特性を利用し効率的なバッファリン
グが可能である。

プログラムの実行を解析すると、 （１）プログラム文の記述順序に従って順序だって命令
を主記憶から読み出すケースと、 （２）ループによって代表される同じ命令列をデータを
変えてくりかえし実行するケースと、（３）分岐によっ
て代表される全く別の命令アドレスに命令続出要求を行
うケースとに分類することができる。

前記ケース（１）では、１回の命令読出でｎ個（ｎ≧１
）の命令を主記憶から読み出し、命令バッファに保持し
ておくことにより、命令読み出しの高速化を行うことが
可能である。また、命令バッファのリプレースアルゴリ
ズムも命令読み出しの順序性を利用して単純化すること
が可能である。

前記ケース（２）では、命令バッファの代りにＣバッフ
ァを利用し、命令列の繰返し実行時にＣバッファから命
令を読み出す。即ち、主記憶から命令読み出しを行うよ
り高速に処理することが可能である。Ｃバッファは、命
令によってバッファへの書き込が行われるので、命令を
頻発させない限り前にバッファ上にエントリした命令列
を保持している。このため、Ｃバッファは、ループや分
岐履歴のあるケース（３）の一部の場合でも有効に作用
する。またプログラムの全体でよく使用する関数、サブ
ルーチン等をＣバッファに常駐させることにより主記憶
へのアクセス頻度を減少させ、処理を高速化することも
可能である。

プログラム実行時、前述した、命令バッファを制御する
論理部は次のように作動する。

命令読み出し要求が処理装置内で発生すると、命令バッ
ファとＣバッファに命令アドレスがエントリされていな
いか否かが調べられる。両方のバッファに命令アドレス
がエントリされていない場合、主記憶へ命令読み出し要
求が発行され命令実行は中断される。主記憶から命令列
が読み出され命令バッファに書き込まれると、命令バッ
ファから命令をとり出す動作が開始され、命令実行が再
開される。命令バッファに命令アドレスがエントリされ
てなく、Ｃバッファに命令アドレスがエントリされてい
る場合、Ｃバッファから命令バッファに命令列が転送さ
れた後命令実行が再開される。

以上が一般的な命令実行方式である。

プログラムの中でＣバッファへのデータ転送を要求する
命令が発行されると、主記憶からＣバッファへデータを
転送する動作が開始され、次のマシンサイクルで前記デ
ータ転送命令以外の命令が実行される。Ｃバッファへの
データ転送命令が連続すると命令実行動作はシリアライ
ズされる。ただし、主記憶からＣバッファへのデータ転
送パスを複数設け、Ｃバッファをインタリーブ構成また
は多面化するような論理的な工夫をすれば、命令実行動
作を並列処理化することができる。しかし、本発明では
、この部分についてこれ以上詳しく説明しない。主記憶
からＣバッファへのデータの転送が行われているとき、
命令バッファ内に存在しない命令の読み出し要求が発行
されて、かつ、Ｃバッファへのデータ転送内にこの命令
読み出し要求の命令が含まれている場合、Ｃバッファヘ
データを書き込むと同時に命令バッファにもこのデータ
を書き込むように制御される。

命令バッファ、Ｃバッファに格納された命令は、両バッ
ファに書き込むパスがないため、ストア系の命令によっ
ては書き替えられない。このためプログラム内の命令書
き替えに対して全く対処できなくなることを防止するた
め、命令バッファ、Ｃバッファの内容をキャンセルする
手段が設けられる。これによって、主記憶上で書き替え
られた命令列よりは、再度バッファに読み出されて実行
される。

本発明ではＣバッファをうまく使用すれば性能の向上が
図れるが、仮に使用しなくてもプログラムは正常に動作
する。従って、旧オブジェクトプログラム等を実行する
場合も互換性の問題を生じることはない。

〔実施例〕

以下、本発明によるデータ処理装置の一実施例を図面に
より詳細に説明する。

説明を単純化し発明の本質的な点をわかり易く　　　′
するため、次のような制約条件を置いて説明を行うこと
とする。

（１）命令バッファ、Ｃバッファ、主記憶の論理的な関
係は、この順に命令処理部に近いものとする。

命令バッファとＣバッファを論理的に命令処理部と等価
な位置におくように構成してもよい。また、命令バッフ
ァとＣバッファを同じバッファ記憶の部分として、両者
を区別するような識別フラグを設けて実現するように構
成してもよい。しかし、分岐が頻発するような場合の救
済策としてならば後者の方式が有効であるが、関数やサ
ブルーチン等もＣバッファに取り込んで主記憶参照動作
を滅少させようとする場合には、Ｃバッファは、命令バ
ッファよりもかなり大きい容量を持つ必要がある。また
、命令バッファと性質の異るＣバッファを論理的に等価
な距離に置くことは、両者を制御する方式が複雑になる
ので望ましくない。

（２）命令語長を１種類とし！バイｌ−ＣＢ）とする。

（３）命令バッファを複数のカラムで構成し、１カラム
に格納される命令数をｎ個とする。

（４）Ｃバッファを複数のカラムで構成し、１カラムに
格納される命令数をｍ−ｎ個とする。

（５）主記憶からＣバッファへ転送されるデータの単位
をＩｔ−ｍ−ｎ　（Ｂ）とする。

（６）Ｃバッファから命令バッファに転送されるデータ
の単位をｆｆ１−ｎ（Ｂ）とする。

第１図は本発明によるデータ処理装置の一実施例の概略
を示すブロック図である。第１図において、１は主記憶
、２はＣバッファ、３は命令バッファ、４は命令実行制
御部、５は命令実行部、６゜７は比較回路、８はリクエ
スタである。

まず、命令実行制御部４は、パス５０．５１上に命令読
み出し要求とアドレスを発行する。パス５０上の要求は
、比較回路６に送られ、そこで命令バッファ３のエント
リアドレスと命令アドレスとが比較される。比較回路６
は、比較の結果命令バッファ３内に目的の命令が存在す
るならば、命令バッファ３からパス５２を介してその命
令を命令実行制御部４に送出させる。命令バッファ３内
に目的の命令が存在しない場合は、パス５３を通って主
記憶参照要求がリクエスタ８に発行される。

また、パス５１上に送られた信号は、比較回路７に送ら
れ、Ｃバッファ２のエントリアドレスと命令アドレスと
が比較される。比較の結果は、パス５４を通ってリクエ
スタ８に発行される。

リクエスタ８は、パス５３．５４上の信号に基づいて次
のような動作を行う。

（１）命令バッファ３にもＣバッファ２にも目的の命令
がない場合、パス５５を介して主記憶参照（以下ＢＴと
略す）要求を発行する。ＢＴリクエストは、主記憶１に
送られ、読み出されたデータは、パス５６、セレクタ９
を通って命令バッファ３に書き込まれる。また比較回路
６には命令バッファ３に格納されているｎ個の命令の先
頭アドレスが格納される。

（２）命令バッファ３に目的の命令がなく、Ｃバッファ
２に在る場合、リクエスタ８は、パス５７を経由してＣ
バッファ２上のデータを読出しパス５８゜セレクタ９を
通って命令バッファ３へそのデータを転送する。

リクエスタ８に対し直接命令実行制御部４から主記憶、
Ｃバッファ転送命令が発行された場合、リクエスタ８は
、パス６０を通って主記憶参照要求（以下ＢＴ２リクエ
スト）を主記憶１に発行する。

前述の主記憶参照要求は、全て論理−実アドレス変換が
行われて主記憶へ発行される。このアドレス変換処理に
ついては本発明の主旨とは直接関係がないので説明を省
略する。

ＢＴ２リクエストに対応して主記憶から読み出されたデ
ータは、データバッファ１０を経てＣバッファ２に書き
込まれる。同時にＣバッファ２に格納されたｍ’ｎ個の
命令の先頭アドレスが比較回路７のエントリ部に格納さ
れる。データバッファ１０は主記憶からｎ個ずつ組にな
ってシリアルに読出されて来るデータをＣバッファ２０
ｍ−ｎ個の命令を格納しているカラムにセットする動作
を行う。

第２図は第１図の命令バッファ３と比較回路６の構成を
示すブロック図である。第２図の例はｎ−３，２カラム
の命令バッファについての構成を示している。第２図で
は、第１図と同じ論理部には同じ番号を付け、パスにつ
いては第１図で１本のパスとして表示されているものを
異った用途に（例えば、コマンドとアドレス信号のよう
に）使う場合には、添字ａ、ｂ、ｃを付けて表わしてい
る。また、図面の簡約化のため東線表示を用い、これを
太い実線であられしている。第３図以降についても同様
である。

第２図において、命令実行制御部４から命令読み出し要
求（アドレス）がパス５０ａを通ってレジスタ１００に
セットされる。レジスタ１００上のアドレスは１００ａ
部が命令バッファのカラムアドレス、１００ｂ部がカラ
ム内アドレスを示していると仮定する。フリップフロッ
プ１０１は、カラム内の命令が使用できるか否か（有効
か否か）を示すフリップフロップであり、値“１″が有
効を示す。レジスタ１０２は、カラムの先頭に格納され
ている命令のアドレスを保持する。レジスタ列１０３は
前記のレジスタ１０２内の命令アドレスから連続する３
個の命令を保持する。フリップフロップ１０１、レジス
タ１０２．１０３をカラムという。論理回路１０４は、
サイクリックなカウンタであり、実装しであるカラム数
−１を超えると“０°゛にラップアラウンドされる。サ
イクリックカウンタ１０４の出力は、パス１５０を通っ
てスイッチング回路１０５〜１０７へ入力される。

パス１５１〜１５４は、第１図に示すセレクタ９から送
られてくる信号であって、それぞれアドバンス、ライト
イネーブル、アドレス、データ信号である。第１図では
これらの信号線は１本の信号線に省略して示されている
。これらの各信号は、スイッチング回路１０５〜１０７
によって各カラムに分配される。

レジスタ１００にセットされた命令アドレスは、比較回
路１１０によって、レジスタ１０２上の命令アドレスと
一致しているか否かが調べられ、その結果がＡＮＤ回路
１１１に送られる。フリップフロップ１０１の出力も同
回路１１１に送られ、未セツトカラムのアドレスとの比
較を無効にする。

ＡＮＤ回路１１１の出力が“°１″のとき、対応するカ
ラムの中にレジスタ１００上の命令アドレスに相当する
命令が存在することを示す。

ＡＮＤ回路１１１の出力は、エンコーダ１１２によって
コード化されパス１５６上に送り出される。パス１５６
上の信号が“０”のとき、命令バッファ３内に命令アド
レスに対応する命令がないことを示す。パス１５６上の
コード信号は、セレクタ１１３に作用し命令のあるカラ
ムからのデータを選択してパス１５７〜１５９上に送出
する。

レジスタ１００内の１００ｂフイールドは、カラム内ア
ドレスを保持している。該アドレスは、パス１６０を経
由してセレクタ１１４に作用し、パス１５７〜１５９の
どれかを選択し、そのデータをレジスタ１１６に送出す
る。レジスタ１１６の出力は、パス５２を通って第１図
の命令実行制御部４に送られる。

パス１５６上の信号値が“０°゛となり、命令バッファ
３内に命令が存在しないことが示されたとき、比較回路
１１７は、パス５３ａ上に“１′を出力する。パス５３
ａ上のこの信号は、ＢＴ要求を示し、第１図のりクエス
タ８に送られる。レジスタ１００の１００ａフイールド
のデータは、パス５３ｂを通って同様にリクエスタ８に
送られる。

第２図の命令バッファは、実装されているカラム数に入
っている命令の範囲内でならどのように分岐しても同じ
遅延時間後に命令を読出すことができる。

パス５０ｂ上に命令バッファ３の内容をクリアする信号
が送られてくると、フリップフロップ１０１の内容は、
“０°”にリセットされ、全エントリアドレスが無効化
される。

Ｃバッファ２の構成を示すブロック図が第３゜４図に示
されている。Ｃバッファ２は、命令バッファ３よりも大
容量であることが望ましいのでメモリ素子を用いて実現
する例を示した。Ｃバッファ２の書き込み動作と読み出
し動作は、並列的に行われるので、メモリ素子を使う場
合にはバッファの論理を２面化するか、１／２のマシン
サイクルで作動させる必要がある。ここではマシンサイ
クルを１／２とする場合を例として説明する。

■マシンサイクルをＷ／Ｒサイクルの２つに分け、Ｗサ
イクルで作動する論理部を［株］で、Ｒサイクルで作動
する論理部を■で、両サイクルで作動する部分を◎で示
す。

第３図を用いてＣバッファ２への書込動作を説明する。

ここではｍ＝３とする。

Ｃバッファ２への書き込みデータは、主記憶１からパス
２６０上にｎ個の命令が１マシンサイクル単位に送られ
て来る。パス２６０に対するアドバンス信号はパス２６
１である。論理回路２１０は、サイクリックカウンタで
、パス２６１上の７ドバンス信号によってＯ→１→２→
３→０→のように値が変化する。該カウンタの出力は、
パス２５５上に出力される。サイクリックカウンタ２１
０は、値が３→０へ変化するとき、パス２５６上にパル
スを送出する。パス２６０上のＣバッファのエントリア
ドレスは、レジスタ２１１にセットされる。パス２５６
上のパルス信号によって、レジスタ２１１上のデータは
、レジスタ２１２に移行し、スイッチング回路２１３に
送られる。パス２５４上の信号は、このエントリアドレ
スをどのレジスタ２０２に書き込むかを指示する。これ
によって、パス２６０上に送られて来たエントリアドレ
スは、レジスタ２０２のいずれかに書き込まれる。

パス２６２上には、Ｃバッファに書き込むべきｎ個の命
令が主記憶１から送られて来る。パス２６２上のデータ
は、レジスタ２１４に格納された後、スイッチング回路
２１５に送られ、パス２５５上のサイクリックカウンタ
２１０の出力によってｍ−３に対応して３個実装されて
いるＲＡＭ素子２０１のどれかに送られる。

パス２６１上のアドバンス信号は、レジスタ２１６を経
由してＡＮＤ回路２１７に入力される。

パス２５３上の信号はＷ／Ｒサイクルを示す信号である
。ここではＷサイクルを値“１゛で表わす。

従って、１マシンサイクルのＷサイクル時にＲＡＭ素子
２０１に書き込みが行われる。

フリップフロップ２１Ｂは、Ｃバッファのカラム内の命
令列がインターバルタイマ２３０が出力を出している間
に使用されたか否かを示している。

ここでは、値“°１°゛が使用されたことを、値“０”
が使用されなかったことを示すとする。

フリップフロップ２１８は、インターバルタイマ２３０
が出力を出すと一斉に”　ｏ　”クリアされる。また、
このフリップフロップ２１Ｂは、パス２５０上にＣバッ
ファ読み出し論理部（第４図）からデータが読み出され
たことを示す信号が送られて来ると１°“にセットされ
る。

フリップフロップ２１８の出力は、エンコーダ２１９に
よってコード化されパス２６３上に送り出される。２２
０は、乱数発生器であって、その出力はパス２６４上に
送り出される。エンコーダ２１９の出力が全て“０”の
とき、即ちＣバッファのどのカラムも使用されていると
き、比較回路２２２の出力は、“１゛となり、これによ
って、セレクタ２２１は、パス２６４と２５１を接続す
る。従って、パス２５１上の信号によってＣバッファの
カラム上のデータをリプレースする場合、あまり多くの
データをＣバッファに書込んでも性能向上は望めなくな
る。Ｃバッファの管理は、ユーザの責任で命令を発行し
なければならない。

パス２５１上のデータは、第４図からの読み出アドレス
データバス２５２とセレクタ２００上で、Ｗ／Ｒサイク
ルの選別が行われパス２５４上に送出されＲＡＭ２０１
のアドレス情報となる。パス２５４上のデータは第４図
にも送出される。

第４図はＣバッファの読み出し部分のブロック図を示し
ている。パス５７上にはＣバッファを読み出するための
アドレスが送られてき、該アドレスは、レジスタ２３０
にセットされる。レジスタ２３０のａフィールドは、Ｃ
バッファから読み出す命令列が格納されているカラムの
命令列の先頭アドレスに対応する（比較できる）もので
ある。

ｂフィールドは、ｍ個に別かれているＣバッファのどの
ブロックを読出せばよいかを示している。

Ｃフィールドは、第４図の論理では用いられない。

レジスタ２３０のａフィールドのアドレスはパス２８０
を通って比較回路２３２に送られ、レジスタ２０２上の
カラムアドレスと比較される。フリップフロップ２３１
は、Ｃバッファのカラムアドレスが有効であるか否か、
即ちカラム内の命令列が使用できるか否かを示している
。ここではフリップフロップの値が“１゛の時に有効で
あるとする。比較回路２３２の出力と該フリップフロッ
プ２３１の出力とは、ＡＮＤ回路２３３で論理積がとら
れ、その結果がパス２５０上に送出される。

パス２５０上の信号は、エンコーダ２３４でコード化さ
れパス２５２を介してセレクタ２００に送出される。セ
レクタ２００からは、ＲＡＭ２０１のアドレスが出力さ
れる。この論理についてはすでに第３図で説明した。Ｒ
ＡＭ２０１から読出されたデータ（命令列）は、セレク
タ２３５でレジスタ２３０のｂフィールドの情報によっ
て選択されパス２８８上に送出される。

パス２６１上の信号は、スイッチング回路２３７で選択
され、書き込みカラムに対応するフリップフロップ２３
１のセットを行う。

パス２８５は、第１図の命令実行制御回路４からのＣバ
ッファパージパスである。

エンコーダ２３４の出力が“０°゛、即ちＣバッファ内
に読み出すべき命令列がセットされていないとき、比較
回路２３６の出力が°“１°“となり、ＢＴ２リクエス
ト要求がパス５４上に送出される。

第５図は第１図のりクエスタ８のＣバッファへの転送処
理部のブロック図である。

第５図において、命令実行制御回路４からＣバッファへ
データを転送する命令は、パス５９ａ上に信号を送出す
ることにより発行される。この指示信号は、レジスタ３
００にスタックされる。フリップフロップ３０１は、［
Ｃバッファへのデー夕転送命令」が実行中であるとき値
“ｌ”′を保持している。このとき、レジスタ３００上
の後続のデータ転送命令は受は付けられない。データ転
送命令が完了しパス２５６上に終了信号が送出される（
第３図参照）とフリップフロップ３０１はリセットされ
、後続のデータ転送命令がレジスタ３０２にセットされ
実行に移される。一方、該転送命令のアドレスは、パス
５９ｂを経由してリクエスタに送られてくる。パス５９
ｃ、ｄ上の信号は、それぞれ転送数（ｍの値）、オーダ
を示していてレジスタ３３０，３３１に保持される。レ
ジスタ３０３には１回のデータ転送量（ｎ　（Ｂ））の
値が格納されている。パス３５４上の信号値が“′１パ
になるとカウンタ３１０がリセットされ、セレクタ３０
４は、レジスタ３０６のデータを加算器３１１を通して
レジスタ３１２にセットする。

またレジスタ３３０，３３１上のデータもレジスタ３３
２，３３３へ移される。次のサイクルで、レジスタ３１
２上のデータ（アドレス）は、パス３５１を通って加算
器３１１に還流する。次のす２フ イクルでは、パス３５４上の信号は“０゛となり、セレ
クタ３０４は、レジスタ３０３のデータを加算器３１１
に送出する。ＡＮＤ回路３１３は、タイミングベースか
らのパルス“ＴＢ”“をパス３５２から入力されて、毎
マシンサイクル毎にレジスタ３１２に対してセット信号
を送出する。従って、パス３５１上にはｌマシンサイク
ルピッチで主記憶１をアクセスするためのアドレスが生
成される。

このアドレスは、比較回路３１０によってレジスタ３３
２内のデータと比較され、両者が一致した場合、比較回
路３１０は、出力値“１゛を送出する。レジスタ３３２
には、Ｃバッファに何回！・ｎ　（Ｂ）のデータを転送
するかの情報が格納されている。比較回路３１０の出力
は、インバータ３１５で反転されて、パス３５３を通り
ＡＮＤ回路３１３に入力される。これにより、データ転
送に必要な回数のアドレスを生成した後はアドレスが生
成されないように制御される。

フリップフロップ３０２の出力は、パス６０ａを通って
主記憶１へ送出される。この出力が“０”のとき、パス
６０ｂ、ｃ上のデータは、無効データとして扱われる。

レジスタ３１２．３３３の出力は、それぞれパス６０ｂ
、ｃを通って主記憶１へ送られる。このパス６０ｂ、ｃ
上のデータは、それぞれアドレス、オーダを示している
。

第６図は第１図のりクエスタ８の論理部の一部で、Ｃパ
ツファヘデータを転送中、命令バッファ読み出し要求が
発生したときのＣバッファと命令バッファ間のデータ転
送に関する部分を示す図である。

第６図において、パス６０ｂ上にアドレスが送出されて
くると１マシンサイクル毎にレジスタ４００〜４０２上
にそのアドレスが転送されていく。このとき、命令バッ
ファ側の比較回路６からＢＴリクエスト要求アドレスが
パス５３ｂに出力されたとする。該アドレスは、レジス
タ４０３にスタックされ、比較回路４０４でアドレスの
一致が調べられ、その結果がエンコーダ４０５に送出さ
れる。エンコーダ４０５でコード化された結果は、レジ
スタ４０６にスタックされ、Ｃバッファへ書込むデータ
が主記憶ｌから読み出されるまで保持される。

Ｃバッファへ書込む処理は、第３図で説明した通りであ
るが、Ｃバッファへ書込むと同時に書込データを命令バ
ッファ側へ転送することが必要になる。このため、第３
図のスイッチング回路２１５の出力パス２６８をレジス
タ４０７〜４０９へ接続し、ｍ個の書込データが順にレ
ジスタ４０７゜４０８、・・・・・・にセットされるよ
うにする。

レジスタ４０６の出力は、セレクタ４１１に作用し、レ
ジスタ４０７〜４０９上のデータのうち、比較回路４０
４で一致したアドレスに対応するデータのみをレジスタ
４１０へ送る。一方、命令バッファ側とＣバッファ側の
２つの比較回路６，７の出力が共に「レジスタ４０３上
のアドレスがエントリされていない」ことを示している
とき、パス５３ａ、５４上には“１”が出力されている
ので、これをＡＮＤ回路４１２で論理積をとり結果をレ
ジスタ４１３に保持しておく。レジスタ４１３の出力は
、レジスタ４１００セット信号として用いられる。命令
バッファ側の比較回路６のパス５３ａ上の信号値が“１
”″で、Ｃバッファ側の比較回路７のパス５４上の信号
値が“０”のとき、即ち命令バッファに目的とする命令
列がなく、Ｃバッファ上に目的とする命令列が存在する
とき、ＡＮＤ回路４１４でこれが検出され、ＡＮＤ回路
４１２の出力と併せて、エンコーダ４１５でコード化さ
れる。

比較回路７からはＡＮＤ回路４１４の出力が′“１”′
の場合、パス２８８上にＣバッファから読み出した命令
列が送り出されている。従って、セレクタ４１６で主記
憶側のＣバッファ書き込み命令列とパス２８８のＣバッ
ファからの読み出し命令列が選択されて、そのいずれか
一方がパス５８経由で命令バッファに送出されることに
なる。

第７図は第１図の命令実行制御部７のブロック図である
。

第７図において、パス５２を通って命令が命令バッファ
から送られて来る。パス５２ａ、５２ｂ上にはそれぞれ
コマンド、データが伝播しているものとする。

パス５２ｂ上のデータは、レジスタに５０１にセットさ
れる。レジスタ５０１のデータ即ち命令は、デコーダ５
０３で解読され、論理回路５０４で命令実行に必要なオ
ーダ類が生成される。ここでは、命令実行に必要な情報
として、命令を実行する演算器などの資源、命令結果を
書き込むためのレジスタ類などのビジー状態を考える。

演算器。

レジスタを総称してリソースといい、これらのリソース
のビジーを管理するためにフリップフロップ５０７が設
けられている。すなわち、フリップフロップ５０７が°
°１°゛のとき、対応するリソースがビジーであること
を示す。

第７図において、論理回路５０４で命令を実行するため
の情報（簡単のため１個とする）が作られ、パス５５０
上にその情報が送出されると、この情報は、セレクタ５
０８に作用し命令実行に必要なフリップフロップ５０７
の情報をパス５５１上に送出する。該情報は、インバー
タ５０９で反転されＡＮＤ回路５１０に入力される。一
方、しジスタ５００にセットされたレジスタ５０１上の
命令が有効であることを示す指示信号は、ＡＮＤ回路５
０２を通って、レジスタ５０５にセットされ、パス５５
２を介してＡＮＤ回路５１０に入力される。即ちＡＮＤ
回路５１０の出力が“Ｉ　ＩＩのとき、命令が実行可で
あることを示している。該出力は、レジスタ５１１を通
ってレジスタ５０１のセット信号となると同時に、パス
５０を介して命令バッファ部に次命令続出要求のコマン
ド信号となって送出される。ＡＮＩ）回路５１０の出力
が“０゛すなわち命令実行不可のとき、パス５０上には
命令続出要求が生成されず、レジスタ５０１もセットさ
れない。またＡＮＤ回路５０２の出力は常に°“０″と
なり命令実行が抑止される。

パス５０上に命令実行指示が行われると、スイッチング
回路５０６を介してその命令実行に必要なリソースに対
応するフリップフロップ５０７が“１”にセットされる
。

このフリップフロップ５０７は、リソース側から命令処
理を完了したときに出力されるフリー信号がパス５６０
を介して送られて来るまで“０“にリセットされない。

第７図のような方式の命令実行制御を行うと、１命令の
処理が複数ステージを要するような命令のとき、先行す
る命令の実行中に、後続の命令の実行をリソースがビジ
ーでなければ実行することができる。即ち、主記憶１か
らＣバッファへのデータ転送が長いマシンサイクルを要
しても、命令の並列実行が可能であるので、命令実行に
及ぼす影響はほとんどない。

前述した本発明の実施例は、主記憶からＣバッファへの
命令列の転送が通常の命令フェッチを防げないような論
理的工夫を施し、Ｃバッファの導入による悪影響がない
ようにした。

〔発明の効果〕

以上説明したように、本発明によれば、命令バッファと
Ｃバッファの性質の異る２つのバッファを用いて命令読
み出しの高速化を図ることができる。

また、命令バッファによって、複数の命令を−度にバッ
ファ上に主記憶から読出すことにより、主記憶バッファ
間のデータ転送の効率を良くし、命令読み出し要求のア
ドレスの連続性に対するバッファの効率的反応を可能に
でき、命令バッファ内の命令に、任意の順序でアクセス
可能になるような論理構成をとることにより、バッファ
内分岐処理の著しい高速化を実現することができる。

さらに、Ｃバッファによって、頻度高く使用されるルー
チン類のバッファ内常駐が可能になり、かつ、命令バッ
ファに容量的に入り切らないプログラム内の分岐処理を
高速化できる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の一実施例の概略
構成を示すブロック図、第２図は命令バッファ部の構成
を示すブロック図、第３図、４図はＣバッファ部の構成
を示すブロック図、第５図、第６図はりクエスタ部の構
成を示すブロック図、第７図は命令実行制御部の構成を
示すブロック図である。 １・・・・・・・・・主記憶、２・・・・・・・・・Ｃ
バッファ、３・・・・・・・・・命令バッファ、４・・
・・・・・・・命令実行制御部、５・・・・・・・・・
命令実行部、６．７・・・・・・・・・比較回路、８・
・・・・・・・・リクエスタ、９・・・・・・・・・セ
レクタ、１０・・・・・・・・・データバッファ。

Claims (1)

1. 【特許請求の範囲】 １、命令バッファを備えるデータ処理装置において、命
   令読み出し動作をトリガとして複数の命令を１回の主記
   憶アクセスでバッファに転送し、次回の命令読み出しを
   バッファから行う論理部、バッファにエントリされてい
   ない命令を読み出すように要求されたとき、再び複数の
   命令を１度に主記憶から読み出す論理部、及び、読み出
   した命令列がバッファに入らないとき、自動的に前もつ
   て読み出した命令列の一部を消去し、そこに新たな命令
   を書き込む論理部を備える第１の命令バッファと、命令
   によつて主記憶から命令列をローディングする論理部を
   備える第２の命令バッファとを備えたことを特徴とする
   データ処理装置。 ２、前記第２の命令バツフアへの命令列転送と、データ
   処理とを並列に実行可能であることを特徴とする特許請
   求の範囲第１項記載のデータ処理装置。 ３、前記第１及び第２の命令バッファの内容を無効化す
   る論理部をさらに備えたことを特徴とする特許請求の範
   囲第１項または第２項記載のデータ処理装置。 ４、命令読み出し要求がデータ処理部から発行されたと
   き、該読み出し要求の命令が、前記第１、第２の命令バ
   ッファ内に存在するか否かを検出する論理部をさらに備
   えることを特徴とする特許請求の範囲第１項、第２項ま
   たは第３項記載のデータ処理装置。 ５、前記読み出し要求の命令が、第１、第２の命令バッ
   ファ内に存在するか否かを検出する論理部の検出結果に
   基づいて、前記第２の命令バッファから前記第１の命令
   バッファに命令列を転送する論理部をさらに備えること
   を特徴とする特許請求の範囲第４項記載のデータ処理装
   置。 ６、命令読み出し要求に対する前記第１、第２の命令バ
   ッファの応答に基づいて、主記憶へ、命令列の命令バツ
   フアへの転送を要求する論理部をさらに備えることを特
   徴とする特許請求の範囲第１項ないし第５項のうち１項
   記載のデータ処理装置。 ７、前記命令列の命令バツフアへの転送を要求する論理
   部から発行された命令列の転送要求が未完のとき、デー
   タ処理部から命令読み出し要求が発行され、前記論理部
   の要求による命令列転送の中に、前記データ処理部の要
   求による命令を含む場合、前記第２の命令バッファに前
   記論理部の要求による命令列を書き込むと同時に、前記
   データ処理部の要求による命令を含む部分を前記第１の
   命令バッファに転送する機能を有する論理部をさらに備
   えることを特徴とする特許請求の範囲第６項記載のデー
   タ処理装置。