JPH0278100A - 再循環型シフトレジスタを用いたコントロールメモリ - Google Patents
再循環型シフトレジスタを用いたコントロールメモリInfo
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- JPH0278100A JPH0278100A JP1100370A JP10037089A JPH0278100A JP H0278100 A JPH0278100 A JP H0278100A JP 1100370 A JP1100370 A JP 1100370A JP 10037089 A JP10037089 A JP 10037089A JP H0278100 A JPH0278100 A JP H0278100A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Shift Register Type Memory (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はコントロールメモリユニット、特に時分割多重
スイッチング装置を制御するシフトレジスタを含むコン
トロールメモリユニットに関する。
スイッチング装置を制御するシフトレジスタを含むコン
トロールメモリユニットに関する。
［従来技術］
時分割多重（ＴＤＭ）スイッチによりディジタルＴＤＭ
信号パスを制御するために、制御信号はいわゆるコント
ロールメモリから前シ己スイッチ１こ供給される。コン
トロールメモリは各ディジタルＴＤＭ信号がＴ Ｄ Ｍ
スイッチを通過するルートを制御するＴＤＭスイッチの
コントロール信号、すなわち、コントロールワードのタ
イムスロットを格納する。
信号パスを制御するために、制御信号はいわゆるコント
ロールメモリから前シ己スイッチ１こ供給される。コン
トロールメモリは各ディジタルＴＤＭ信号がＴ Ｄ Ｍ
スイッチを通過するルートを制御するＴＤＭスイッチの
コントロール信号、すなわち、コントロールワードのタ
イムスロットを格納する。
典型的に、ランダムアクセスメモリ（ＲＡＭ）ユニット
はこの目的に用いられてきた。この様な従来のシステム
において、スイッチされるディジタルＴＤＭ信号のタイ
ムスロットとＲＡＭコントロールメモリからの対応する
コントロールワードとの間の適切な相関は、ＴＤＭスイ
ッチングシステムのタイミング信号に同期されるシーケ
ンシャルアドレス発生器を用いることにより得ることが
できる。コントロールワードはＲＡＭコントロールメモ
リに書込まれ、モしてＴ Ｄ Ｍスイッチのデータフレ
ーム毎に順次読み出される。
はこの目的に用いられてきた。この様な従来のシステム
において、スイッチされるディジタルＴＤＭ信号のタイ
ムスロットとＲＡＭコントロールメモリからの対応する
コントロールワードとの間の適切な相関は、ＴＤＭスイ
ッチングシステムのタイミング信号に同期されるシーケ
ンシャルアドレス発生器を用いることにより得ることが
できる。コントロールワードはＲＡＭコントロールメモ
リに書込まれ、モしてＴ Ｄ Ｍスイッチのデータフレ
ーム毎に順次読み出される。
［発明が解決しようとする問題点コ
ＴＤＭスイッチのコントロールメモリにＲＡ Ｍメモリ
ユニットを使用する際、容量と寸法と消費電力と費用の
面において能率的ではないという問題がある。ＲＡＭメ
モリユニットはコントロールメモリの用途に必要とされ
る容量と記憶能力以上大きな容量と能力を有する。
ユニットを使用する際、容量と寸法と消費電力と費用の
面において能率的ではないという問題がある。ＲＡＭメ
モリユニットはコントロールメモリの用途に必要とされ
る容量と記憶能力以上大きな容量と能力を有する。
シフトレジスタはディジタル信号プロセッサやエコーキ
ャンセラーなどの装置にメモリユニットとして用いられ
ている。しかし、シフトレジスタは現在まで共通制御時
分割多重スイッチングシステムのコントロールメモリに
使用されていない。
ャンセラーなどの装置にメモリユニットとして用いられ
ている。しかし、シフトレジスタは現在まで共通制御時
分割多重スイッチングシステムのコントロールメモリに
使用されていない。
これは同期問題のためであり、同期が失われるとメモリ
に記憶された内容が損傷を受けるためである。
に記憶された内容が損傷を受けるためである。
［問題点を解決するための手段］
従来のコントロールメモリユニットの制限と問題点は、
本発明に従い、独自の同期技術及び共通のコントロール
メモリを形成するように再循環構成（ｒｅｃｌｒｃｕｌ
ａｔｌｎｇ ｃｏｎｆ’１ｇｕｒａｔｉｏｎ）で接続さ
れるシフトレジスタを用いることにより克服される。
本発明に従い、独自の同期技術及び共通のコントロール
メモリを形成するように再循環構成（ｒｅｃｌｒｃｕｌ
ａｔｌｎｇ ｃｏｎｆ’１ｇｕｒａｔｉｏｎ）で接続さ
れるシフトレジスタを用いることにより克服される。
具体的に、再循環方式で接続された複数のシフトレジス
タを用いて、複数のコントロールワードをいわゆるコン
トロールタイムスロットに格納するためのメモリセルの
マトリックスを形成する。
タを用いて、複数のコントロールワードをいわゆるコン
トロールタイムスロットに格納するためのメモリセルの
マトリックスを形成する。
メモリマトリックス中のコントロールタイムスロットと
システムタイミングとの同期はシステムタイミング同期
パターンに参照されるタイミングマーカーを格納するこ
とにより実現される。格納されたタイミングマーカーは
、システムタイミング中断後、メモリマトリックス中の
コントロールタイムスロットを自動的に再同期するのに
有利である。再同期は格納されたタイミングマーカーを
回復されたシステムタイミングの同期パターンと比較す
ることにより実現される。タイミングマーカーと同期パ
ターンの間に整合が取れていなければ、タイミングマー
カー及びメモリマトリックス中のコントロールワードタ
イムスロットの前進（ａｄｖａｎｃｅ）は整合がとれる
まで抑制されるように制御される。−旦整合がとれたら
、タイミングマーカーとコントロールタイムスロットは
再度中断なしに前進する。特に、タイミングマーカーと
同期パターンの間に整合がとれていない各同期間隔（例
えば、データフレーム）の間に、タイミングマーカー及
びコントロールタイムスロットの前進は同期間隔の所望
部分に対して抑制される。特別な例において、前進は整
合がとれるまで各データフレーム中の１クロツクの時間
間隔で抑制される。
システムタイミングとの同期はシステムタイミング同期
パターンに参照されるタイミングマーカーを格納するこ
とにより実現される。格納されたタイミングマーカーは
、システムタイミング中断後、メモリマトリックス中の
コントロールタイムスロットを自動的に再同期するのに
有利である。再同期は格納されたタイミングマーカーを
回復されたシステムタイミングの同期パターンと比較す
ることにより実現される。タイミングマーカーと同期パ
ターンの間に整合が取れていなければ、タイミングマー
カー及びメモリマトリックス中のコントロールワードタ
イムスロットの前進（ａｄｖａｎｃｅ）は整合がとれる
まで抑制されるように制御される。−旦整合がとれたら
、タイミングマーカーとコントロールタイムスロットは
再度中断なしに前進する。特に、タイミングマーカーと
同期パターンの間に整合がとれていない各同期間隔（例
えば、データフレーム）の間に、タイミングマーカー及
びコントロールタイムスロットの前進は同期間隔の所望
部分に対して抑制される。特別な例において、前進は整
合がとれるまで各データフレーム中の１クロツクの時間
間隔で抑制される。
一つの特殊な実施例において、タイミングマーカーは、
コントロールメモリマトリックスを構成するシフトレジ
スタと類似する再循環方式で接続されるシフトレジスタ
に格納され、そこでコントロールメモリマトリックスの
シフトレジスタ中のコントロールタイムスロットと同様
な方式で前進させられる。
コントロールメモリマトリックスを構成するシフトレジ
スタと類似する再循環方式で接続されるシフトレジスタ
に格納され、そこでコントロールメモリマトリックスの
シフトレジスタ中のコントロールタイムスロットと同様
な方式で前進させられる。
［実施例］
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第１図には簡単化したブロック方式で本発明の実施例を
用いた典型的なスイッチ装置が示されている。
用いた典型的なスイッチ装置が示されている。
本実施例において、図示されたスイッチマトリックス１
０１は、入通信リンク上のディジタル信号を自通信リン
クへスイッチング制御できる時分割多重（ＴＤＭ）スイ
ッチである。コントロールメモリ１０２は本発明の趣旨
に従い、いわゆるコントロールタイムスロットにコント
ロールワードを提供して、ＴＤＭスイッチマトリックス
１０１が入リンク上のディジタルＴＤＭ信号に対して出
リンクへの所望のスイッチ接続を選択するように制御す
る。システムコントローラー１０３は既知の方式でコン
トロールメモリ１０２に格納されたコントロールワード
を提供する。システムタイミングユニット１０４は既知
の方式で発生される１次（ｐｒｉＩＩｌａｒｙ ）シス
テムタイミング基準信号を提供する。予備のシステムタ
イミングユニット１０５は一次システムタイミング基準
信号の代わりの信号源を提供する。
０１は、入通信リンク上のディジタル信号を自通信リン
クへスイッチング制御できる時分割多重（ＴＤＭ）スイ
ッチである。コントロールメモリ１０２は本発明の趣旨
に従い、いわゆるコントロールタイムスロットにコント
ロールワードを提供して、ＴＤＭスイッチマトリックス
１０１が入リンク上のディジタルＴＤＭ信号に対して出
リンクへの所望のスイッチ接続を選択するように制御す
る。システムコントローラー１０３は既知の方式でコン
トロールメモリ１０２に格納されたコントロールワード
を提供する。システムタイミングユニット１０４は既知
の方式で発生される１次（ｐｒｉＩＩｌａｒｙ ）シス
テムタイミング基準信号を提供する。予備のシステムタ
イミングユニット１０５は一次システムタイミング基準
信号の代わりの信号源を提供する。
本実施例において、通常ＣＬＯＣＫ信号と称されるタイ
ミング基準信号は約２７メガＨｚの信号である。
ミング基準信号は約２７メガＨｚの信号である。
第２図には簡単化したブロック図で本発明の好ましい実
施例を含むコントロールメモリ１０２の詳細な部分が示
されている。
施例を含むコントロールメモリ１０２の詳細な部分が示
されている。
同図において、複数のシフトレジスタ２０１−１〜２ｔ
ｌｌ−Ｍが示されている。各シフトレジスタはＮステー
ジを有し、それぞれ回路パス２０２−１〜２０２−Ｍを
通じて再循環方式で接続される。本実施例において、シ
フトレジスタ２０１はいわゆるダイナミック型のもので
ある。ダイナミック型シフトレジスタの使用は最小面積
、従って最低コストのメモリマトリックスをもたらす。
ｌｌ−Ｍが示されている。各シフトレジスタはＮステー
ジを有し、それぞれ回路パス２０２−１〜２０２−Ｍを
通じて再循環方式で接続される。本実施例において、シ
フトレジスタ２０１はいわゆるダイナミック型のもので
ある。ダイナミック型シフトレジスタの使用は最小面積
、従って最低コストのメモリマトリックスをもたらす。
よって、より大きな面積はこのようなシステムの他の回
路コンポーネントに利用できる。
路コンポーネントに利用できる。
選択ユニット２０３−１〜２０３−Ｍはそれぞれシフト
レジスタ２０１−１〜２０１−Ｍと一対一に接続され、
データビットを再循環するために通常使用される。
レジスタ２０１−１〜２０１−Ｍと一対一に接続され、
データビットを再循環するために通常使用される。
さらに、選択ユニット２０３−１〜２０３−Ｍを用いて
コントロールワードを並列にシステムコントローラー１
０３ （第１図）からシフトレジスタ２０１−１〜２
０１−Ｈにより構成されるＭＸＮメモリマトリックスへ
制御可能に書き込むことができる。ＭとＮは各々任意の
整数でよい。一つの実施例において、ＭはｌＯでＮは１
６である。但し、これは本発明の範囲を制限するという
のではない。ＮもＴＤＭスイッチマトリックスｌｏｔ
（第１図）のデータフレームに対応する。当業者に明
らかであるように、コントロールメモリ１０２は所望の
数のＭＸＮメモリマトリックスユニットに拡張できる。
コントロールワードを並列にシステムコントローラー１
０３ （第１図）からシフトレジスタ２０１−１〜２
０１−Ｈにより構成されるＭＸＮメモリマトリックスへ
制御可能に書き込むことができる。ＭとＮは各々任意の
整数でよい。一つの実施例において、ＭはｌＯでＮは１
６である。但し、これは本発明の範囲を制限するという
のではない。ＮもＴＤＭスイッチマトリックスｌｏｔ
（第１図）のデータフレームに対応する。当業者に明
らかであるように、コントロールメモリ１０２は所望の
数のＭＸＮメモリマトリックスユニットに拡張できる。
一つの特殊な実施例においては、１６個のこの様なＭＸ
Ｎコントロールメモリマトリックスユニットは使用され
る。
Ｎコントロールメモリマトリックスユニットは使用され
る。
コントロールタイムスロットに挿入されるメモリマトリ
ックス中のコントロールワードは本実施例においてｌＯ
ビットを含む。コントロールワードの８ビツトはスイッ
チアドレスを含み、残りの２ビツトはいわゆるオーバー
ヘッドに用いられる。
ックス中のコントロールワードは本実施例においてｌＯ
ビットを含む。コントロールワードの８ビツトはスイッ
チアドレスを含み、残りの２ビツトはいわゆるオーバー
ヘッドに用いられる。
コントロールタイムスロット中のコントロールワードは
シフトレジスタ２０１において順次前進し、ＣＬＫ発生
器２０４からのＳＣＫ信号によりＴ Ｄ Ｍスイッチマ
トリックス１０１（第１図）に供給される。ＣＬ Ｋ発
生器２０４はシステムＣＬＯＣＫ信号に応じて既知の方
式により一対のいわゆる重なりのないＳＣＫ信号を発生
する。この重なりのないＳＣＫ信号対はダイナミックシ
フトレジスタ２０２−Ｉ〜２０２−Ｍをクロックするの
に用いられる。ＳＣＫ信号対はマーカー格納ユニット２
１０にも供給される。なお、本実施例におけるマーカー
格納ユニットもＮビットのダイナミックシフトレジスタ
である。ダイナミックシフトレジスタはマーカー格納ユ
ニット２１０に有利に用いられているが、他の適切な格
納ユニット、例えば、カウンタなども同様に使用できる
。
シフトレジスタ２０１において順次前進し、ＣＬＫ発生
器２０４からのＳＣＫ信号によりＴ Ｄ Ｍスイッチマ
トリックス１０１（第１図）に供給される。ＣＬ Ｋ発
生器２０４はシステムＣＬＯＣＫ信号に応じて既知の方
式により一対のいわゆる重なりのないＳＣＫ信号を発生
する。この重なりのないＳＣＫ信号対はダイナミックシ
フトレジスタ２０２−Ｉ〜２０２−Ｍをクロックするの
に用いられる。ＳＣＫ信号対はマーカー格納ユニット２
１０にも供給される。なお、本実施例におけるマーカー
格納ユニットもＮビットのダイナミックシフトレジスタ
である。ダイナミックシフトレジスタはマーカー格納ユ
ニット２１０に有利に用いられているが、他の適切な格
納ユニット、例えば、カウンタなども同様に使用できる
。
システムＣＬＯＣＫと５ＹＮＣタイミング信号はタイミ
ング信号喪失検出器・選択器２０５の制御を受けてシス
テムタイミングユニット１０４かまたは予備のシステム
タイミングユニット１０５（第１図）のどちらかから獲
得される。タイミング信号喪失検出器・選択器２０５の
動作は簡単である。ユニット１０４（第１図）からのシ
ステムタイミング信号が失われたら、スイッチは予備用
のシステムタイミングユニット１０５（第１図）に切替
える。
ング信号喪失検出器・選択器２０５の制御を受けてシス
テムタイミングユニット１０４かまたは予備のシステム
タイミングユニット１０５（第１図）のどちらかから獲
得される。タイミング信号喪失検出器・選択器２０５の
動作は簡単である。ユニット１０４（第１図）からのシ
ステムタイミング信号が失われたら、スイッチは予備用
のシステムタイミングユニット１０５（第１図）に切替
える。
システムＣＬＯＣＫ信号とシステム５ＹＮＣ信号との関
係は第３図に示される。本実施例に示されｇように、５
ＹＮＣパルスは各ＴＤＭデータフレームの先頭部分に発
生され、ＴＤＭデータフレームは本実施例において１６
個のＣＬＯＣＫパルスを含む。ＣＬＯＣＫはフリップフ
ロップ２０６のクロック人力とＡＮＤゲート２０７の一
つの入力に供給される。フリップフロップ２０Ｂからの
出力はＡＮＤゲート２０７の第２の入力に供給される。
係は第３図に示される。本実施例に示されｇように、５
ＹＮＣパルスは各ＴＤＭデータフレームの先頭部分に発
生され、ＴＤＭデータフレームは本実施例において１６
個のＣＬＯＣＫパルスを含む。ＣＬＯＣＫはフリップフ
ロップ２０６のクロック人力とＡＮＤゲート２０７の一
つの入力に供給される。フリップフロップ２０Ｂからの
出力はＡＮＤゲート２０７の第２の入力に供給される。
フリップフロップ２０６は本実施例において、Ｄ型であ
って、Ｄ入力に人力された信号状態を次のＣＬＯＣＫパ
ルスがクロック入力に印加されたときに出力するように
動作する。フリップフロップ２０６とＡＮＤゲート２０
７はＣＬＫ発生器２０４の抑制制御できるインヒビター
（Ｉｎｈｉｂｉｔｏｒ ）を形成してＳＣＫパルス対の
発生を抑制する。この様なＳＣＫの抑制が、本発明の趣
旨に従って、順次シフトレジスタ２０１中のコントロー
ルワードとマーカー格納ユニット２１０中のタイミング
マーカーの前進を抑制する。
って、Ｄ入力に人力された信号状態を次のＣＬＯＣＫパ
ルスがクロック入力に印加されたときに出力するように
動作する。フリップフロップ２０６とＡＮＤゲート２０
７はＣＬＫ発生器２０４の抑制制御できるインヒビター
（Ｉｎｈｉｂｉｔｏｒ ）を形成してＳＣＫパルス対の
発生を抑制する。この様なＳＣＫの抑制が、本発明の趣
旨に従って、順次シフトレジスタ２０１中のコントロー
ルワードとマーカー格納ユニット２１０中のタイミング
マーカーの前進を抑制する。
システム５ＹＮＣは、ＮＡＮＤゲート２０８の一つの入
力端、比較回路２０９及び書込み・読出しコントローラ
２１１に供給される。
力端、比較回路２０９及び書込み・読出しコントローラ
２１１に供給される。
書込み・読出しコントローラ２１１は、アドレス、３Ｙ
ＮＣ及びシステムコントローラ１０３（第１図）からの
書込み／読出しくＷ／ Ｒ）コントロール信号に応答し
てタイミングマーカー信号をマーカー格納ユニット２１
０の適切なアドレスに書込む。本実施例において、タイ
ミングマーカー格納アドレスはタイムスロットゼロ（０
）に対応する。しかし、任意のアドレスはそれがタイム
スロットアドレスであろうとなかろうと関係なく有利に
用いられる。その他に、書込み・読出しコントローラ２
１■は、アドレス信号、５ＹＮＣ及び適切な書込みコン
トロール信号に応じて、選択ユニット２０３を通してコ
ントロールワードをシフトレジスタ２０１に書込む。シ
ステム５ＹＮＣはコントロールワードをコントロールメ
モリマトリックス中の適切なコントロールタイムスロッ
トに書込むための基準を与える。書込・読出しコントロ
ーラ２１１は、アドレス信号とシステムコントローラー
１０３からの読出しコントロール信号とに応答して、読
出し信号を発生してラッチ２１２をシフトレジスタ２０
１に再循環しているコントロールワードを一時格納でき
るようにさせる。ラッチ２１２に格納されたコントロー
ルワードは確認のためシステムコントローラー１０３に
供給される。
ＮＣ及びシステムコントローラ１０３（第１図）からの
書込み／読出しくＷ／ Ｒ）コントロール信号に応答し
てタイミングマーカー信号をマーカー格納ユニット２１
０の適切なアドレスに書込む。本実施例において、タイ
ミングマーカー格納アドレスはタイムスロットゼロ（０
）に対応する。しかし、任意のアドレスはそれがタイム
スロットアドレスであろうとなかろうと関係なく有利に
用いられる。その他に、書込み・読出しコントローラ２
１■は、アドレス信号、５ＹＮＣ及び適切な書込みコン
トロール信号に応じて、選択ユニット２０３を通してコ
ントロールワードをシフトレジスタ２０１に書込む。シ
ステム５ＹＮＣはコントロールワードをコントロールメ
モリマトリックス中の適切なコントロールタイムスロッ
トに書込むための基準を与える。書込・読出しコントロ
ーラ２１１は、アドレス信号とシステムコントローラー
１０３からの読出しコントロール信号とに応答して、読
出し信号を発生してラッチ２１２をシフトレジスタ２０
１に再循環しているコントロールワードを一時格納でき
るようにさせる。ラッチ２１２に格納されたコントロー
ルワードは確認のためシステムコントローラー１０３に
供給される。
マーカー格納ユニット２１０からの出力は比較ユニット
２０９に供給される。比較ユニット２０９はマーカー格
納ユニット２１Ｇに格納され及び前進しているタイミン
グマーカーがシステム５ＹＮＣ信号と同期しているかど
うかを比較する。比較ユニット２０９からの出力はＮＡ
ＮＤゲート２０８の第２の入力端に供給される。通常、
比較ユニット２０９からの出力は論理０に対応する低状
態である。
２０９に供給される。比較ユニット２０９はマーカー格
納ユニット２１Ｇに格納され及び前進しているタイミン
グマーカーがシステム５ＹＮＣ信号と同期しているかど
うかを比較する。比較ユニット２０９からの出力はＮＡ
ＮＤゲート２０８の第２の入力端に供給される。通常、
比較ユニット２０９からの出力は論理０に対応する低状
態である。
システム５ＹＮＣとマーカー格納ユニット２１０からの
出力との間に整合がとれていないとき、比較ユニット２
０９からの出力は第４図に示されるように論理１に対応
する高状態である。通常、ＮＡＮＤゲート２０８の出力
は第４図に示されるように論理１と対応する高状態であ
る。しかし、同期が失われ、比較ユニット２０９からの
出力が５ＹＮＣと一致して論理１となると、ＮＡＮＤゲ
ート２０８の出力は第４図に示されるように論理０と対
応する低状態となる。よって、比較ユニット２０９とＮ
ＡＮＤゲート２０８は、タイミングマーカーが５ＹＮＣ
と同時に発生しない時は常に論理Ｏのコントロール信号
を発生する比較器を構成している。この論理０の出力は
フリップフロップ２０ＢのＤ入力に印加されるが、フリ
ップフロップ２０６のクロック入力に印加される次のＣ
ＬＯＣＫパルスが現われると、論理Ｏに対応する低状態
はフリップフロップ２０Ｂの出力端に発生する。フリッ
プフロップ２０６からの低状態出力によってＡＮＤゲー
ト２０７はＣＬＫ発生器２０４へＣＬＯＣＫパルスを供
給することを抑制する。従って、ＳＣＫパルス対の発生
は抑制される（第４図）。これは更にシフトレジスタ２
１０のメモリタイムスロット中のコントロールワード及
びマーカー格納ユニット２１０ 中のタイミングマーカ
ーの前進を抑制する。従って、シフトレジスタ２０１中
のコントロールワードの前身及びマーカー格納ユニット
２１０中のタイミングマーカーの前進はＴＤＭデータフ
レーム中に１タイムスロット間隔遅れるが、本実施例で
は、第４図に示されるように、次のＴＤＭデータフレー
ムにおいて同期状態となる。タイミングマーカーが同期
状態から１タイムスロットより大きく離れているならば
、本実施例では全部で１５までの追加抑制周期が必要と
される。一つのＳＣＫパルス対だけがＴＤＭデータフレ
ームの間に抑制される。従って本実施例において、最悪
の場合では全部で１５のＴＤＭデータフレームがシステ
ムタイミングとの同期がとれる前に通過される。
出力との間に整合がとれていないとき、比較ユニット２
０９からの出力は第４図に示されるように論理１に対応
する高状態である。通常、ＮＡＮＤゲート２０８の出力
は第４図に示されるように論理１と対応する高状態であ
る。しかし、同期が失われ、比較ユニット２０９からの
出力が５ＹＮＣと一致して論理１となると、ＮＡＮＤゲ
ート２０８の出力は第４図に示されるように論理０と対
応する低状態となる。よって、比較ユニット２０９とＮ
ＡＮＤゲート２０８は、タイミングマーカーが５ＹＮＣ
と同時に発生しない時は常に論理Ｏのコントロール信号
を発生する比較器を構成している。この論理０の出力は
フリップフロップ２０ＢのＤ入力に印加されるが、フリ
ップフロップ２０６のクロック入力に印加される次のＣ
ＬＯＣＫパルスが現われると、論理Ｏに対応する低状態
はフリップフロップ２０Ｂの出力端に発生する。フリッ
プフロップ２０６からの低状態出力によってＡＮＤゲー
ト２０７はＣＬＫ発生器２０４へＣＬＯＣＫパルスを供
給することを抑制する。従って、ＳＣＫパルス対の発生
は抑制される（第４図）。これは更にシフトレジスタ２
１０のメモリタイムスロット中のコントロールワード及
びマーカー格納ユニット２１０ 中のタイミングマーカ
ーの前進を抑制する。従って、シフトレジスタ２０１中
のコントロールワードの前身及びマーカー格納ユニット
２１０中のタイミングマーカーの前進はＴＤＭデータフ
レーム中に１タイムスロット間隔遅れるが、本実施例で
は、第４図に示されるように、次のＴＤＭデータフレー
ムにおいて同期状態となる。タイミングマーカーが同期
状態から１タイムスロットより大きく離れているならば
、本実施例では全部で１５までの追加抑制周期が必要と
される。一つのＳＣＫパルス対だけがＴＤＭデータフレ
ームの間に抑制される。従って本実施例において、最悪
の場合では全部で１５のＴＤＭデータフレームがシステ
ムタイミングとの同期がとれる前に通過される。
第１図は、簡単化したブロック図方式で本発明の趣旨に
従うコントロールメモリを用いる時分割多重スイッチシ
ステムを示す図； 第２図は、簡単化したブロック図方式で本発明の実施例
を含む共通制御メモリの詳細部分を示す図； 第３図は、第２図の実施例の動作を説明するに有用なタ
イミング図；と 第４図は、第２図の実施例の操作を説明するに有用な他
の一つのタイミング図である。 １０１・・・時分割多重スイッチマトリックス１０２・
・・コントロールメモリ １０３・・・システムコントローラー １０４・・・システムタイミングユニット１０５・・・
予備用のシステムタイミングユニット２０１−１〜２０
１−Ｍ・・・シフトレジスタ２０２−１〜２０２−Ｍ・
・・回路パス２０３−１〜２０３−Ｍ・・・選択ユニッ
ト２０４・・・ＣＬＫ発生器 ２０５・・・タイミング信号喪失検出器と選択器２０Ｇ
・・・Ｄフリップフロップ ２０７・・・ＡＮＤゲート ２０８・・・ＮＡＮＤゲート ２０９・・・比較回路 ２１Ｇ・・・マーカー格納ユニット ２１１・・・書込みと読出しコントロール２１２・・・
ラッチ 出 願 人：アメリカン テレフォン アンドＦＩ（３
，１
従うコントロールメモリを用いる時分割多重スイッチシ
ステムを示す図； 第２図は、簡単化したブロック図方式で本発明の実施例
を含む共通制御メモリの詳細部分を示す図； 第３図は、第２図の実施例の動作を説明するに有用なタ
イミング図；と 第４図は、第２図の実施例の操作を説明するに有用な他
の一つのタイミング図である。 １０１・・・時分割多重スイッチマトリックス１０２・
・・コントロールメモリ １０３・・・システムコントローラー １０４・・・システムタイミングユニット１０５・・・
予備用のシステムタイミングユニット２０１−１〜２０
１−Ｍ・・・シフトレジスタ２０２−１〜２０２−Ｍ・
・・回路パス２０３−１〜２０３−Ｍ・・・選択ユニッ
ト２０４・・・ＣＬＫ発生器 ２０５・・・タイミング信号喪失検出器と選択器２０Ｇ
・・・Ｄフリップフロップ ２０７・・・ＡＮＤゲート ２０８・・・ＮＡＮＤゲート ２０９・・・比較回路 ２１Ｇ・・・マーカー格納ユニット ２１１・・・書込みと読出しコントロール２１２・・・
ラッチ 出 願 人：アメリカン テレフォン アンドＦＩ（３
，１
Claims (8)
- （１）各々再循環方式で接続され、格納セルのマトリッ
クスを形成するように構成された複数のシフトレジスタ
と； システムタイミング信号（ＣＬＯＣＫ）及びシステム同
期信号（ＳＹＮＣ）の信号源と； タイミングマーカーを格納する格納手段と；前記システ
ムタイミング信号に応じて、前記複数のシフトレジスタ
中のビットと前記格納手段中の前記タイミングマーカー
とを前進させる前進手段と； 前記タイミングマーカーが前記システム同期信号との同
期を失なう時を検出する検出手段と；前記タイミングマ
ーカーが前記システム同期信号との同期を失なう際、前
記複数のシフトレジスタ中のビットと前記格納手段中の
前記タイミングマーカーとの前進を所望の時間間隔の間
抑制する抑制手段と； を含むことを特徴とする再循環型シフトレジスタを用い
たコントロールメモリ。 - （２）上記検出手段は、上記タイミングマーカーを格納
する手段からの出力と前記システム同期信号とに応じて
、前記タイミングマーカーを格納する手段の出力信号と
前記システム同期信号との間に整合がとれていないこと
を表わすコントロール信号を発生する比較器手段を含む
ことを特徴とする請求項１記載のコントロールメモリ。 - （３）上記前進手段は、上記システムタイミング信号を
表わすクロック信号を上記複数のシフトレジスタと上記
タイミングマーカーを格納する手段とに供給する手段を
含み； 上記抑制手段は、上記コントロール信号と前記システム
タイミング信号とに応じて、前記所望の時間間隔の間に
前記クロック信号の供給を抑制する手段を含む； ことを特徴とする請求項２記載のコントロールメモリ。 - （４）上記タイミングマーカーを格納する手段は、再循
環型接続されたシフトレジスタを含むことを特徴とする
請求項３記載のコントロールメモリ。 - （５）上記各シフトレジスタはＮステージを有すること
を特徴とする請求項４記載のコントロールメモリ。 - （６）上記各シフトレジスタはダイナミックシフトレジ
スタであり、上記クロック信号を供給する手段は重なり
のないクロック信号を供給することを特徴とする請求項
５記載のコントロールメモリ。 - （７）データフレームは続く上記同期信号により範囲が
定められ、上記所望の時間間隔は前記データフレームの
所望の部分であることを特徴とする請求項６記載のコン
トロールメモリ。 - （８）上記データフレームは所望のタイムスロット間隔
数を含み、前記データフレームの前記所望の部分は１タ
イムスロットであることを特徴とする請求項７記載の再
循環型シフトレジスタを用いたコントロールメモリ。
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