JPH0279475A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0279475A JPH0279475A JP63231058A JP23105888A JPH0279475A JP H0279475 A JPH0279475 A JP H0279475A JP 63231058 A JP63231058 A JP 63231058A JP 23105888 A JP23105888 A JP 23105888A JP H0279475 A JPH0279475 A JP H0279475A
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- substrate
- protrusion
- polycrystalline silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＭＯＳ型電界効果トランジスタ（以下ＭＯ８
ＦＥＴと略記）を具備する半導体装置に関するもので、
特に該ＭＯＳＦＥＴの構造、材料に係るものである。
ＦＥＴと略記）を具備する半導体装置に関するもので、
特に該ＭＯＳＦＥＴの構造、材料に係るものである。
（従来の技＃ｉ）
従来のＭＯＳＦＥＴは、第８図に示すように半導体基板
１上に酸化ＷＡ２を形成し、その上にゲート電極３を形
成した後、ゲート酸化膜３の両側に、半導体基板１との
間にＰＮ接合が形成されるようにボロン又はヒ素等の不
純物を拡散し、ソース・ドレイン領域４，５を形成し、
構成されている。
１上に酸化ＷＡ２を形成し、その上にゲート電極３を形
成した後、ゲート酸化膜３の両側に、半導体基板１との
間にＰＮ接合が形成されるようにボロン又はヒ素等の不
純物を拡散し、ソース・ドレイン領域４，５を形成し、
構成されている。
通常のＭＯＳＦＥＴでは半導体基板はシリコン単結晶を
用いている。
用いている。
前記第１従来例に対し、第９図に示すように、絶縁基板
上に多結晶シリコン膜を形成し、この上に第８図に示し
たＭＯＳＦＥＴを形成した第２の従来例があり、液晶表
示デバイス等に使用されている。 第９図において、絶
縁体基板６上に多結晶シリコン膜７を堆積し、多結晶シ
リコン［７上にゲート酸化膜８及びゲート電極９を形成
した後、この積層膜の両側にボロンスはヒ素等の不純物
を拡散し、ソース・ドレイン領域１０．１１を形成し、
基板主面に平行な多結晶シリコン膜を導電チャネル形成
領域とするＭＯＳＦＥＴが得られる。
上に多結晶シリコン膜を形成し、この上に第８図に示し
たＭＯＳＦＥＴを形成した第２の従来例があり、液晶表
示デバイス等に使用されている。 第９図において、絶
縁体基板６上に多結晶シリコン膜７を堆積し、多結晶シ
リコン［７上にゲート酸化膜８及びゲート電極９を形成
した後、この積層膜の両側にボロンスはヒ素等の不純物
を拡散し、ソース・ドレイン領域１０．１１を形成し、
基板主面に平行な多結晶シリコン膜を導電チャネル形成
領域とするＭＯＳＦＥＴが得られる。
このようなＭＯＳＦＥＴの特徴として、多層にトランジ
スタを積層できる等の利点がある。
スタを積層できる等の利点がある。
しかしながら第２従来例のＭＯＳＦＥＴを、ＬＳＩに含
まれる回路素子として使用する場合に、次のような問題
点を生ずる。 即ち該ＭＯＳＦＥＴを作成する場合、ソ
ース・ドレイン領域はＰ型又はＮ型の不純物を熱拡散、
又はイオン注入によって形成する。 その後、パッシベ
ーション膜形成等の熱工程が、ＬＳＩ作成には必要であ
り、この熱工程により、ソース・トレイン領域の不純物
の熱拡散による拡がりが生ずる。
まれる回路素子として使用する場合に、次のような問題
点を生ずる。 即ち該ＭＯＳＦＥＴを作成する場合、ソ
ース・ドレイン領域はＰ型又はＮ型の不純物を熱拡散、
又はイオン注入によって形成する。 その後、パッシベ
ーション膜形成等の熱工程が、ＬＳＩ作成には必要であ
り、この熱工程により、ソース・トレイン領域の不純物
の熱拡散による拡がりが生ずる。
通常多結晶シリコンは、結晶粒界を持ち、結晶粒界には
ダングリングボンド（ｄａｎｇｌｉｎａ ｂｏｎｄ、未
結合手）や空格子（ｖａｃａｎｃｙ）が多く、不純物の
熱拡散が速い、 全体として多結晶シリコンの不純物の
熱拡散係数は、単結晶シリコンに比べて、数倍から数１
０倍である。 このため、ソース・ドレイン間の距離を
小さくしなとき、第１従来例のＭＯＳ Ｆ ＥＴではソ
ース・ドレイン領域が熱拡散でつながることのない場合
でも、第２従来例のＭＯＳＦＥＴではソース・トレイン
間がつながるという問題が生じてくる。
ダングリングボンド（ｄａｎｇｌｉｎａ ｂｏｎｄ、未
結合手）や空格子（ｖａｃａｎｃｙ）が多く、不純物の
熱拡散が速い、 全体として多結晶シリコンの不純物の
熱拡散係数は、単結晶シリコンに比べて、数倍から数１
０倍である。 このため、ソース・ドレイン間の距離を
小さくしなとき、第１従来例のＭＯＳ Ｆ ＥＴではソ
ース・ドレイン領域が熱拡散でつながることのない場合
でも、第２従来例のＭＯＳＦＥＴではソース・トレイン
間がつながるという問題が生じてくる。
現在のＬＳＩ工程では、第１従来例のＭＯＳＦＥＴの前
記不純物の拡がりは約１０００Ｘ程度である。
記不純物の拡がりは約１０００Ｘ程度である。
従ってソース・ドレイン間のＨ［が１μｍ程度でも問題
はないが、第２従来例のＭＯＳ Ｆ ＥＴでは、前記不
純物の拡がりは約１μｍ程度であり、問題となる。 第
２従来例のＭＯＳＦＥＴの絶縁基板６がシリコン単結晶
基板であっても同様の問題が生ずる。
はないが、第２従来例のＭＯＳ Ｆ ＥＴでは、前記不
純物の拡がりは約１μｍ程度であり、問題となる。 第
２従来例のＭＯＳＦＥＴの絶縁基板６がシリコン単結晶
基板であっても同様の問題が生ずる。
（発明が解決しようとする課題）
前述のように、多結晶シリコンを導電チャネル形成領域
とするＭＯＳＦＥＴは、単結晶シリコンを用いたＭＯＳ
ＦＥＴに比し、導電チャネル形成領域におけるソース・
ドレイン領域の不純物の熱拡散による拡がりが大きいた
め、導電チャネル形成領域の長さを小さくすることがで
きない、 これにより多結晶シリコンを導電チャネル形
成領域とするＭＯＳＦＥＴでは、横方向のＶ＆細化が困
難であるという課題がある。
とするＭＯＳＦＥＴは、単結晶シリコンを用いたＭＯＳ
ＦＥＴに比し、導電チャネル形成領域におけるソース・
ドレイン領域の不純物の熱拡散による拡がりが大きいた
め、導電チャネル形成領域の長さを小さくすることがで
きない、 これにより多結晶シリコンを導電チャネル形
成領域とするＭＯＳＦＥＴでは、横方向のＶ＆細化が困
難であるという課題がある。
本発明の目的は、多結晶シリコンを導電チャネル形成領
域とするＭＯＳ Ｆ ＥＴであって、しかも従来に比し
横方向のより微細化が可能な構造のＭＯＳＦＥＴを実現
することである。
域とするＭＯＳ Ｆ ＥＴであって、しかも従来に比し
横方向のより微細化が可能な構造のＭＯＳＦＥＴを実現
することである。
［発明の構成］
（課題を解決するための手段とその作用）本発明の特許
請求の範囲第１項（以下第１請求項と略記）記載の半導
体装置は、半導体基板又は絶縁体基板上に、所定の膜を
介して形成され且つ複数の結晶粒をもつ多結晶シリコン
から成る突出部を形成し、該突出部の１ＦＩｌｉ！にゲ
ート酸化膜を介して対向するゲート電極を設け、該突出
部側壁を導電チャネル形成領域とし、そのチャネル方向
が基板の厚さ方向であるＭＯＳＦＥＴを具備した半導体
装置である。 なお突出部と基板との間に介在する前記
所定の膜は、半導体基板の場合には半導体膜又は半導体
膜と絶縁膜との積層膜であり、絶縁体基板の場合には半
導体膜である。 又複数の結晶粒をもつ多結晶シリコン
とは、単結晶シリコン以外の多結晶シリコン即ち結晶粒
の大きさについては限定されない多結晶シリコンである
。
請求の範囲第１項（以下第１請求項と略記）記載の半導
体装置は、半導体基板又は絶縁体基板上に、所定の膜を
介して形成され且つ複数の結晶粒をもつ多結晶シリコン
から成る突出部を形成し、該突出部の１ＦＩｌｉ！にゲ
ート酸化膜を介して対向するゲート電極を設け、該突出
部側壁を導電チャネル形成領域とし、そのチャネル方向
が基板の厚さ方向であるＭＯＳＦＥＴを具備した半導体
装置である。 なお突出部と基板との間に介在する前記
所定の膜は、半導体基板の場合には半導体膜又は半導体
膜と絶縁膜との積層膜であり、絶縁体基板の場合には半
導体膜である。 又複数の結晶粒をもつ多結晶シリコン
とは、単結晶シリコン以外の多結晶シリコン即ち結晶粒
の大きさについては限定されない多結晶シリコンである
。
上記構成のＭＯＳＦＥＴでは、基板の厚さ方向即ち基板
とほぼ垂直の縦方向に導電チャネル形成領域が設けられ
るので、基板主面と平行な横方向の寸法を増加す、るこ
となくチャネル長を増加することができる。 多結晶シ
リコンから成る前記導電チャネル形成領域におけるソー
ス・ドレイン領域の不純物の熱拡散による拡がりが、単
結晶シリコンに比し大きくても、チャネルの長さ即ち突
出部の縦方向の長さ（高さ）を予め大きくしておけば、
ソース・ドレイン領域が熱拡散によりつながらないよう
にすることが可能である。 これにより横方向の素子形
成の微細化が従来に比べ容易になされる。
とほぼ垂直の縦方向に導電チャネル形成領域が設けられ
るので、基板主面と平行な横方向の寸法を増加す、るこ
となくチャネル長を増加することができる。 多結晶シ
リコンから成る前記導電チャネル形成領域におけるソー
ス・ドレイン領域の不純物の熱拡散による拡がりが、単
結晶シリコンに比し大きくても、チャネルの長さ即ち突
出部の縦方向の長さ（高さ）を予め大きくしておけば、
ソース・ドレイン領域が熱拡散によりつながらないよう
にすることが可能である。 これにより横方向の素子形
成の微細化が従来に比べ容易になされる。
本発明の第２請求項に係る半導体装置は、前記突出部の
両側壁に、該突出部を挟んで対向するゲート電極を有す
る第１請求項記載の半導体装置である。
両側壁に、該突出部を挟んで対向するゲート電極を有す
る第１請求項記載の半導体装置である。
この半導体装置におけるＭＯＳＦＥＴは、１つの突出部
即ち共通のベース領域内に形成される互いに対向する２
つの導電チャネル形成領域と、該導電チャネル形成領域
端部に設けられる少なくともいずれか一方が共通なソー
ス領域及びドレイン領域又はそれぞれ分離されたソース
領域及びトレイン領域とによる１つ又は２つのＭＯＳ
Ｐ ＥＴとすることができる。これにより、基板主面上
の素子形成の有効面積を増加し、より高い集積度の半導
体装置が得られ、望ましい。
即ち共通のベース領域内に形成される互いに対向する２
つの導電チャネル形成領域と、該導電チャネル形成領域
端部に設けられる少なくともいずれか一方が共通なソー
ス領域及びドレイン領域又はそれぞれ分離されたソース
領域及びトレイン領域とによる１つ又は２つのＭＯＳ
Ｐ ＥＴとすることができる。これにより、基板主面上
の素子形成の有効面積を増加し、より高い集積度の半導
体装置が得られ、望ましい。
（実施例）
以下に本発明の半導体装置におけるＭＯＳＦＥ′ｒの実
施例の一例について、図面を参照して説明する。 第１
図及び第２図は、上記ＭＯＳＦＥＴのそれぞれ模式的断
面図及び平面図である。 ス第３図ないし第７図は、該
Ｍ ＯＳ Ｆ Ｅ ”Ｔ’の製造工程を説明するための
模式図である。
施例の一例について、図面を参照して説明する。 第１
図及び第２図は、上記ＭＯＳＦＥＴのそれぞれ模式的断
面図及び平面図である。 ス第３図ないし第７図は、該
Ｍ ＯＳ Ｆ Ｅ ”Ｔ’の製造工程を説明するための
模式図である。
第３図に示すように、先ずミラー指数（９１１）、比抵
抗１０Ω・ＣＩのシリコン単結晶基板２１を用意し、該
基板上に熱酸化により、膜厚０．５μｍの酸化膜２２を
形成する。 次にその上に厚さ２μｔの多結晶シリコン
膜２３を、７００℃でしＰＣＶＤ（減圧ＣＶＤ）法によ
り、堆積する。
抗１０Ω・ＣＩのシリコン単結晶基板２１を用意し、該
基板上に熱酸化により、膜厚０．５μｍの酸化膜２２を
形成する。 次にその上に厚さ２μｔの多結晶シリコン
膜２３を、７００℃でしＰＣＶＤ（減圧ＣＶＤ）法によ
り、堆積する。
次に第４図に示すように、多結晶シリコン膜２３にボロ
ン（Ｂ）を１００ ｋＶ、Ｉ Ｘ１０” ａｔ０１
１ｓ／Ｃ１２の条件でイオン注入した後、素子分離領域
に選択的に酸化ＷＡ２４を形成する。 その後反応性イ
オンエツチング法により、素子形成領域を選択的にエツ
チングして溝を掘り、該領域の多結晶シリコン膜の断面
が凸字形になるようにする。
ン（Ｂ）を１００ ｋＶ、Ｉ Ｘ１０” ａｔ０１
１ｓ／Ｃ１２の条件でイオン注入した後、素子分離領域
に選択的に酸化ＷＡ２４を形成する。 その後反応性イ
オンエツチング法により、素子形成領域を選択的にエツ
チングして溝を掘り、該領域の多結晶シリコン膜の断面
が凸字形になるようにする。
この多結晶シリコン膜は、中央の断面がほぼ長方形で幅
ｗ＝１μｌの突出部２３ａ （１点鎖線で囲まれた部
分）及び底部の多結晶シリコンｆｉ２３ｂに便宜上分け
られる６ 次に第５図に示すように、厚さ２００大のゲート酸化ｙ
Ａ２５を９００℃で屹燥酸素を使用して形成する。
ｗ＝１μｌの突出部２３ａ （１点鎖線で囲まれた部
分）及び底部の多結晶シリコンｆｉ２３ｂに便宜上分け
られる６ 次に第５図に示すように、厚さ２００大のゲート酸化ｙ
Ａ２５を９００℃で屹燥酸素を使用して形成する。
次に、第６図及び第７図に示すようにＬＰＣＶＤ法によ
り不純物をドープした多結晶シリコン膜２６を２０００
人＃１積し、次に突出部２３ａの側壁とゲート取出し電
極形成予定領域上とをレジストで覆い、反応性イオンエ
ツチング法により突出？１５１１１Ｉ面にゲート電極と
なる多結晶シリコン［２６ａ及び酸化膜２４上にゲート
収出し′＠極となる多結晶シリコン膜２６ｂがそれぞれ
残るようにエツチングを行なう。
り不純物をドープした多結晶シリコン膜２６を２０００
人＃１積し、次に突出部２３ａの側壁とゲート取出し電
極形成予定領域上とをレジストで覆い、反応性イオンエ
ツチング法により突出？１５１１１Ｉ面にゲート電極と
なる多結晶シリコン［２６ａ及び酸化膜２４上にゲート
収出し′＠極となる多結晶シリコン膜２６ｂがそれぞれ
残るようにエツチングを行なう。
次に第１図及び第２図に示すようにソース及びドレイン
を形成するためＡｓを２０ ｋＶ、ｌＸ１０”ａｔｏｌ
ｓ／ ＣＩ２の条件で選択的にイオン注入し、ソース領
域２７及びドレイン領域２８を形成する。
を形成するためＡｓを２０ ｋＶ、ｌＸ１０”ａｔｏｌ
ｓ／ ＣＩ２の条件で選択的にイオン注入し、ソース領
域２７及びドレイン領域２８を形成する。
この場合領域２７をドレイン、領域２８をソースとする
ことも可能である。 その後酸化を行ないソース領域２
７及びドレイン領域２８上に−コンタクトホールを開け
、不純物をドープした低抵抗の多結晶シリコン２９を清
の中にＬＰＣＶＤ法により埋め込み、Ａ１３０により配
線を行ない、ソース電極３０Ｓ、トレイン電＠３０Ｄ１
．３０Ｄ２を形成する。
ことも可能である。 その後酸化を行ないソース領域２
７及びドレイン領域２８上に−コンタクトホールを開け
、不純物をドープした低抵抗の多結晶シリコン２９を清
の中にＬＰＣＶＤ法により埋め込み、Ａ１３０により配
線を行ない、ソース電極３０Ｓ、トレイン電＠３０Ｄ１
．３０Ｄ２を形成する。
第１図に示すＭＯＳ Ｆ ＥＴは、本発明の第１及び第
２請求項に係るＦＥＴである。 即ち半導体基板２１の
主面上に酸化膜２２及び多結晶シリコンＭ２３ｂを介し
て多結晶シリコンから成る突出部２３ａが形成されてい
る。 突出部２３ａの両側壁にはそれぞれゲート酸化Ｍ
２５を介して該側壁と対向する一対のゲート電極２６ａ
が設けられる。 突出部２３ａの上方及び下方にソース
・ドレイン領域２７．２８が形成され、突出部側壁は、
基板主面にほぼ垂直であるから、該突出部側壁に基板の
厚さ方向の導電チャネル形成領域が形成される。 これ
らによりゲート電４Ｉｉ２６ａ、ゲート酸化ｗｊ４２５
及び突出部側壁とから成るＭＯＳ構造を持つ例えばソー
ス電極共通の２つの縦型ＭＯＳＦＥＴが得られる。
２請求項に係るＦＥＴである。 即ち半導体基板２１の
主面上に酸化膜２２及び多結晶シリコンＭ２３ｂを介し
て多結晶シリコンから成る突出部２３ａが形成されてい
る。 突出部２３ａの両側壁にはそれぞれゲート酸化Ｍ
２５を介して該側壁と対向する一対のゲート電極２６ａ
が設けられる。 突出部２３ａの上方及び下方にソース
・ドレイン領域２７．２８が形成され、突出部側壁は、
基板主面にほぼ垂直であるから、該突出部側壁に基板の
厚さ方向の導電チャネル形成領域が形成される。 これ
らによりゲート電４Ｉｉ２６ａ、ゲート酸化ｗｊ４２５
及び突出部側壁とから成るＭＯＳ構造を持つ例えばソー
ス電極共通の２つの縦型ＭＯＳＦＥＴが得られる。
上述のＭＯＳ構造を持つＦＥＴにおいては、素子形成領
域の横方向のサイズを変化することなく、突出部の高さ
を調整して所望の長さの導電チャネル形成領域が得られ
る。 このＭＯＳＦＥＴにおいては、ソース・ドレイン
領域形成後ＬＳＩ作成完了までに、各種の熱処理をうけ
、ソース・トレイン領域の不純物の熱拡散による拡がり
が生じ、ソース・ドレイン間の距離が小さくなるが、予
めこのソース・トレイン領域の拡がりを考慮して突出部
の高さは決められるので、ソース・ドレイン間がつなが
るという従来技術の問題点は解決される。 これにより
、横方向の微細化が可能となると共に、後工程における
熱処理条件の自由度が増加する。
域の横方向のサイズを変化することなく、突出部の高さ
を調整して所望の長さの導電チャネル形成領域が得られ
る。 このＭＯＳＦＥＴにおいては、ソース・ドレイン
領域形成後ＬＳＩ作成完了までに、各種の熱処理をうけ
、ソース・トレイン領域の不純物の熱拡散による拡がり
が生じ、ソース・ドレイン間の距離が小さくなるが、予
めこのソース・トレイン領域の拡がりを考慮して突出部
の高さは決められるので、ソース・ドレイン間がつなが
るという従来技術の問題点は解決される。 これにより
、横方向の微細化が可能となると共に、後工程における
熱処理条件の自由度が増加する。
前記第２従来例の多結晶シリコンを用いたＭＯＳＦ Ｅ
Ｔにおいては、多結晶シリコンの拡散係数が大きいな
め、横方向の大きさが１０μｍ程度のＭＯＳＦＥ、ＴＬ
か形成できなかったが、本発明の前記実施例では、ソー
ス・ドレイン領域を含む横方向の大きさが５μｍ以下の
ＭＯＳＦＥＴが容易に作成できるようになった。
Ｔにおいては、多結晶シリコンの拡散係数が大きいな
め、横方向の大きさが１０μｍ程度のＭＯＳＦＥ、ＴＬ
か形成できなかったが、本発明の前記実施例では、ソー
ス・ドレイン領域を含む横方向の大きさが５μｍ以下の
ＭＯＳＦＥＴが容易に作成できるようになった。
前記実施例のＭＯＳＦＥＴでは、シリコン単結晶基板２
１と多結晶シリコンの突出部２３ａとの間に酸化膜２２
及び多結晶シリコン膜２３ｂとを介在させ、又その製造
方法は多結晶シリコン膜２３を堆積した後、反応性イオ
ンエツチング法により清を堀り、突出部２３ａと多結晶
シリコン膜２３ｂを同時に形成した。 本発明に１系る
ＭＯＳＦＥＴは前記実施例に限定されるものでなく、例
えばシリコン単結晶基板主面を半導体膜で覆った後、多
結晶シリコンから成る突出部を形成して得られる＃４遣
のＭＯＳ Ｆ ＥＴであっても差支えないことは勿論で
ある。
１と多結晶シリコンの突出部２３ａとの間に酸化膜２２
及び多結晶シリコン膜２３ｂとを介在させ、又その製造
方法は多結晶シリコン膜２３を堆積した後、反応性イオ
ンエツチング法により清を堀り、突出部２３ａと多結晶
シリコン膜２３ｂを同時に形成した。 本発明に１系る
ＭＯＳＦＥＴは前記実施例に限定されるものでなく、例
えばシリコン単結晶基板主面を半導体膜で覆った後、多
結晶シリコンから成る突出部を形成して得られる＃４遣
のＭＯＳ Ｆ ＥＴであっても差支えないことは勿論で
ある。
［発明の効果］
これまで述べたように、本発明に係るＭＯＳＦＥ Ｔの
導電チャネル形成領域は多結晶シリコンより成るもので
あるが、該領域を基板にほぼ垂直の突出部側壁に設けた
ことにより、該領域におけるソース・ドレインの不純物
の熱拡散による拡がりが大きくても、横方向の大きさを
変えずに突出部の高さを適当値とし、ソース及びドレイ
ンのつながることを防止できる。 これにより実施例に
見られるように、従来に比しＭＯＳＦＥＴの横方向の大
きさを大幅に微細化することが可能となる。
導電チャネル形成領域は多結晶シリコンより成るもので
あるが、該領域を基板にほぼ垂直の突出部側壁に設けた
ことにより、該領域におけるソース・ドレインの不純物
の熱拡散による拡がりが大きくても、横方向の大きさを
変えずに突出部の高さを適当値とし、ソース及びドレイ
ンのつながることを防止できる。 これにより実施例に
見られるように、従来に比しＭＯＳＦＥＴの横方向の大
きさを大幅に微細化することが可能となる。
更にリングラフィ技術が進歩するにつれて本発明のＭＯ
ＳＦＥＴの横方向の大きさを小さくすることが可能とな
り、より集積度の大きいＬＳＩに本発明を適用すること
ができる。
ＳＦＥＴの横方向の大きさを小さくすることが可能とな
り、より集積度の大きいＬＳＩに本発明を適用すること
ができる。
第１図及び第２図は本発明の半導体装置に係るＭＯＳ
Ｆ ＥＴの一実施例の断面図及び平面図、第３図ないし
第６図は第１図及び第２図に示すＭＯＳＦＥＴの製造工
程を示す断面図、第７図は第６図に示すＭＯＳＦＥＴの
平面図、第８図及び第９図は従来技術を説明するための
ＭＯＳＦＥＴの第１従来例及び第２従来例の断面図であ
る。 ２１・・・半導体基板、 ２２・・・介在する所定の膜
（酸化膜）、 ２３ｂ・・・介在する所定の膜（多結晶
シリコン膜）、 ２３ａ・・・多結晶シリコンから成る
突出部、 ２５・・・ゲート絶縁膜、 ２６ａ・・・ゲ
ート電極、 ２７・・・ソース領域、 ２８・・・ドレ
イン領域、 ２９・・・低抵抗の多結晶シリコン、３０
（３０３，３０Ｄ、、３０Ｄ２）・・・Ａｉ電極配線
。 ち ツ 第１図 第２図 第３図 第４図 第６図
Ｆ ＥＴの一実施例の断面図及び平面図、第３図ないし
第６図は第１図及び第２図に示すＭＯＳＦＥＴの製造工
程を示す断面図、第７図は第６図に示すＭＯＳＦＥＴの
平面図、第８図及び第９図は従来技術を説明するための
ＭＯＳＦＥＴの第１従来例及び第２従来例の断面図であ
る。 ２１・・・半導体基板、 ２２・・・介在する所定の膜
（酸化膜）、 ２３ｂ・・・介在する所定の膜（多結晶
シリコン膜）、 ２３ａ・・・多結晶シリコンから成る
突出部、 ２５・・・ゲート絶縁膜、 ２６ａ・・・ゲ
ート電極、 ２７・・・ソース領域、 ２８・・・ドレ
イン領域、 ２９・・・低抵抗の多結晶シリコン、３０
（３０３，３０Ｄ、、３０Ｄ２）・・・Ａｉ電極配線
。 ち ツ 第１図 第２図 第３図 第４図 第６図
Claims (1)
- 【特許請求の範囲】 １、半導体基板又は絶縁体基板の主面上に所定の膜を介
して形成される複数の結晶粒をもつ多結晶シリコンから
成る突出部と、該突出部側壁にゲート絶縁膜を介して対
向するゲート電極と、該突出部側壁に形成され且つ前記
基板の厚さ方向の導電チャネル形成領域とを持つＭＯＳ
型電界効果トランジスタを具備することを特徴とする半
導体装置。 ２、突出部の両側壁に、該突出部を挟んで対向するゲー
ト電極を有する特許請求の範囲第１項記載の半導体装置
。
Priority Applications (5)
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|---|---|---|---|
| JP63231058A JP2667465B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
| DE68925092T DE68925092T2 (de) | 1988-09-14 | 1989-09-14 | MOS-Feldeffekttransistor |
| EP89117026A EP0363670B1 (en) | 1988-09-14 | 1989-09-14 | MOS field-effect transistor |
| KR1019900003344A KR940001505B1 (ko) | 1988-09-14 | 1990-03-13 | 반도체장치 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231058A JP2667465B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
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| KR910017673A (ko) | 1991-11-05 |
| EP0363670A3 (en) | 1990-11-22 |
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