JPH01155651A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はバイポーラトランジスタとＭＯＳ型電界効果ト
ランジスタとが混在するＢｉＣＭＯ８集積回路装置に好
適の半導体集積回路装置に関する。

［従来の技術］ 近時、バイポーラトランジスタとＣＭＯＳ型電界効果ト
ランジスタとが混在する所謂Ｂ　ｉ　ＣＭＯ８構成の半
導体集積回路装置が注目されている。

このＢ　ｉＣＭＯ３集積回路装置はバイポーラトランジ
スタの高速動作が可能である点と、ＭＯＳ型電界効果ト
ランジスタの高密度化及び低消費電力化が可能である点
との双方の長所を利用するものであり、今後の半導体集
積回路装置の新しい流れになると考えられる。

一方、Ｂ　ｉＣＭＯＳ集積回路装置を製造する面から見
ると、バイポーラトランジスタを形成する工程と、ＭＯ
Ｓ型電界効果トランジスタを形成する工程とが殆ど独立
しているため、工程数が多く、結果的に、製造に要する
期間が長く、製品歩留も悪くなりがちであるという問題
点を有する。従って、ＢｉＣＭＯ３集積回路装置の製造
においては、必要工程数の削減が重要な課題となってい
る。

第３図はＢ　ｉＣＭＯ３ｌｉ成の半導体集積回路装置を
示す平面図、第４図は第３図のＩ−Ｉ線による縦断面図
である。ＮＰＮバイポーラトランジスタ領域１４、Ｎ導
電ＭＯＳ型電界効果トランジスタ領域１５及びＰ導電Ｍ
Ｏ３型電界効果トランジスタ領域（図示せず）が厚い絶
縁膜７により囲まれて仕切られており、Ｂ　ｉＣＭＯ８
Ｉ成となっている。

単結晶シリコンのＰ型半導体基板１にＮ型埋込拡散領域
２が形成されている。このＮ型埋込拡散領域２上がＮＰ
Ｎバイポーラトランジスタ領域１４又はＰ導電ＭＯ９型
電界効果トランジスタ領域（図示せず）である。また、
Ｐ型半導体基板１にはＰ壁埋込拡散領域３も形成されて
おり、この領域上がＮ導電ＭＯＳ型電界効果トランジス
タ領域１５又は各トランジスタ間を絶縁分離するＰ型拡
散領域５である。

Ｎ型エピタキシャル層４はＮ型埋込拡散領域２及びＰ壁
埋込拡散領域３よりもＰ型半導体基板１の表面側に形成
されている。Ｐ型ウェル領域６はＮ型エピタキシャル層
４におけるＭＯ８型電界効果トランジスタ領域１，５の
Ｐ型埋込拡散領域３上に形成されている。Ｎ型エピタキ
シャル層４の表面には素子分離用の厚い絶縁膜７が形成
されており、この厚い分離絶縁膜７により各トランジス
タ領域１４．１５等の素子形成領域が仕切られている。

Ｐ型ウェル領域６の表面上にはゲート絶縁膜８が形成さ
れており、このゲート絶縁膜８上に多結晶シリコン等を
パターニングすることによりゲート電極９が形成されて
いる。このゲート電極９はゲート絶縁膜８上から厚い絶
縁膜７上まで延出するように形成されており、ゲート電
極９をマスクにして基板にイオン注入することにより、
Ｐ型ウェル領域６の表面近傍に１対のＮ型ソースドレイ
ン領域１０が形成されている。このソースドレイン領域
１０は厚い絶縁膜７に囲まれた領域において、ゲート電
極９の直下域を除く領域に形成されている。

また、Ｎ型埋込拡散領域２上のＮ型エピタキシャル層４
にはその表面近傍にＰ型ベース領域１１が配設されてお
り、このＰ型ベース領域１１内にはＮ型エミッタ領域１
２が設けられている。Ｎ型埋込拡散領域２上のエピタキ
シャル層４には、Ｐ型ベース領域１１の近傍に、コレク
タ電極の取出し領域となるＮ型拡散領域１３が形成され
ている。

第５図及び第６図は第４図に示す従来の半導体集積回路
装置に比して製造工程数の減少を図ったアイソプレーナ
構造の半導体集積回路装置を示す断面図である（例えば
、特公昭４７−３１０７８号）。この第５図は第３図の
Ｉ−Ｉ線に相当する断面図、第６図は同じくその■−■
線に相当する断面図である。第５図に示す従来のＢｉＣ
ＭＯ３集積回路装置においては、第４図に示すＰ型拡散
領域５が省略されており、各トランジスタ間の絶縁分離
は、第４図に示す厚い絶縁膜７を更に一層厚くして、Ｐ
壁埋込拡散領域３にまで到達する厚い分離絶縁膜１７を
形成することにより行なっている。

このアイソプレーナｍ遺を適用する場合の製造上の課題
は、厚い酸化膜（分離絶縁膜１７）をいかに効率よく得
るかという点にある。第４図に示す半導体集積回路装置
においては、常圧のＨ２−○２雰囲気にて１０００℃に
約６時間加熱して酸化することにより厚さが約１．１μ
ｍの二酸化シリコンの絶縁膜７を得ることができる。一
方、第５図に示す従来例においては、二酸化シリコンの
分離絶縁膜１７として必要な厚さは約１．５μｍであり
、前記条件によりこの分離絶縁膜１７を形成しようとす
ると、約１１時間の酸化時間が必要となる。そこで、酸
化条件を約５気圧の加圧状態での酸化に変更し、この加
圧下にて９５０℃に加熱することにより、分離絶縁膜１
７を約２時間の処理時間で得ている。

［発明が解決しようとする問題点］ ところで、第４図に示す装置においては、Ｐ型拡散領域
５がＮ導電ＭＯＳ型電界効果トランジスタ領域１５のＰ
型ウェル領域６の周囲を囲むように形成されており、こ
のＰ型拡散領域５により、Ｎ導電ＭＯ３型電界効果トラ
ンジスタにおける寄生効果が防止される。

しかしたがら、第５図に示す従来のアイソブレーナ構造
の半導体集積回路装置においては、Ｐ型拡散領域５が配
設されず厚い分離絶縁膜１７によって素子領域を絶縁分
離しているので、Ｐ型ウェル領域６の表面不純物濃度が
低い場合には、寄生効果によりソースドレイン領域間が
弱反転状態となり、リーク電流が流れることがある。

つまり、分離絶縁膜１７を前述のように加圧状態下の酸
化によって形成する場合には、常圧での酸化に比して、
Ｐ型ウェル領域６を形成するためのＰ型不純物であるボ
ロンが酸化膜（分離絶縁膜１７）中に取込まれやすい。

従って、第６図に示すゲート絶縁膜８と厚い分離絶縁膜
１７との境界部１６（図中Ｏで示す）において、Ｐ型ウ
ェル領域６の表面不純物濃度が低下する。このため、こ
の境界部１６を経路としてソースドレイン領域１０間で
リーク電流が流れやすくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
ゲート電極の形状を適切にすることにより、リーク電流
の経路を長くしてリーク電流を低減することができる半
導体集積回路装置を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係る半導体集積回路装置は、第１導電型半導体
領域と、この半導体領域表面に形成されて素子領域を仕
切る分離絶縁膜と、前記素子領域上に形成されたゲート
絶縁膜と、このゲート絶縁股上に形成された領域と前記
分離絶縁膜上に延出した延出領域とを有するゲート電極
と、前記素子領域内において前記分離絶縁膜及びゲート
電極によりその形成領域が区画される第２導電型のソー
スドレイン領域と、を有し、前記ゲート電極は前記ゲー
ト絶縁膜と前記分離絶縁膜との境界部における長さがチ
ャネル長よりも長いことを特徴とする。

［作用］ 本発明においては、ゲート絶縁膜及び分離絶縁膜上に形
成されるゲート電極は、ゲート絶縁膜と分離絶縁膜との
境界部における長さがチャネル長よりも長い。この境界
部における第１導電型半導体領域表面は不純物濃度が低
くなりやすいので、この境界部においてリーク電流が流
れやすい。しかしたがら、前述の如く、この境界部にお
けるゲート電極の長さはチャネル長よりも長くなってお
り、従って、ゲート電極によりその形成領域が区画され
るソースドレイン領域の間隔もこの境界部はチャネル長
より長くなっているので、リーク電流の経路が従来に比
して長くなり、リーク電流が低減される。

［実施例コ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の第１の実施例に係る半導体集積回路装
置におけるＮ導電ＭＯ８型電界効果トランジスタの部分
を示す平面図である。第１図に示す装置はＢ　ｉＣＭＯ
３ｌ’ｌ成となっており、Ｎ導電ＭＯＳ型電界効果トラ
ンジスタ領域１５と他の素子とは厚い分離絶縁膜により
絶縁分離されている。

つまり、このＮ導電ＭＯ９型電界効果トランジス・　タ
領域１５はゲート絶縁膜８と、厚い分離絶縁膜７．１７
との境界によりその平面形状が規定される（第４図乃至
第６図参照）。

Ｎ導電ＭＯＳ型電界効果トランジスタ領域１５の中央に
はゲート電極１８が設けられており、領域１５内にはこ
の電極１８と平行にソース電極及びドレイン電極の形成
領域２１．２２が設けられている。ゲート電極１８は、
Ｎ導電ＭＯ３型電界効果トランジスタ領域１５内のゲー
ト絶縁膜８上に形成された領域１９と、厚い分離絶縁膜
７，１７上に延出した領域２０とを有する。ＭＯ３型電
界効果トランジスタのソースドレイン領域１０（第４図
及び第５図参照）は、ゲート電極１８及び厚い分離絶縁
膜７，１７を形成した後に、これらのゲート電極１８及
び絶縁膜７，１７をマスクとして基板にイオン注入する
ことにより形成するがら、ソースドレイン領域１０は厚
い絶縁膜７，１７により囲まれたトランジスタ領域１５
内であってゲート電極１８に覆われていない領域に形成
される。従って、ゲート電極１８の領域１つによってチ
ャネル長１１が決定される。また、本実施例においては
、ゲート電極１８におけるＮ導電ＭＯＳ型電界効果トラ
ンジスタ領域１５の端部を横切る位置の長さ々２、つま
りゲート絶縁膜８と分離絶縁膜７，１７との境界部にお
けるゲート環ｆ！１８の長さρ２がチャネル長！２１よ
り長くなるように、ゲート電極１８のパターンが決めら
れている。

従って、ゲート電極１８をこのようなパターンに形成す
ることにより、このゲート電極１８をマスクにしてイオ
ン注入することにより形成されるソースドレイン領域１
０はゲート電極１８のパターンに従って離隔する。この
ため、前記境界部におけるソースドレイン領域１０間の
間隔（２が、チャネル長ｆｆ１ｌより長くなり、境界部
におけるリーク電流の経路が長い。

トランジスタ領域１５の端部におけるＰ型ウェル領域６
（第６図参照）の表面不純物濃度が低いため、ゲート絶
縁膜と分離絶縁膜との境界部においてソースドレイン領
域１０間に不純物濃度という観点からはリーク電流が流
れやすい。しかしたがら、本実施例においては、この境
界部（トランジスタ領域１５の端部）におけるソースド
レイン領域１０間の距離１２、つまりリーク経路長は、
チャネル長１１よりも長い。そして、リーク電流の大き
さはリーク電流の経路長に反比例するから、従来のよう
に、リーク電流が流れやすい領域の経路長がチャネル長
１１と同一である場合よりも、リーク電流を低減するこ
とができる。

第２図は本発明の第２の実施例に係る半導体集積回路装
置の一部を示す平面図である。第２図において第１図と
同一物には同一符号を付して説明を省略する。Ｎ導電Ｍ
ＯＳ型電界効果トランジスタ領域２３はそのゲート電極
１８の延出領域２０側の両端部において外側に突出する
凸部２４を有する。この凸部２４の端縁はゲート電極長
が（２の延出領域２０内に位置するから、Ｎ導電ＭＯＳ
型電界効果トランジスタ領域２０の端部を横切る位置の
ゲート電極１９の長さ１２、つまりリーク経路長はチャ
ネル長ρｌよりも長い。このため、この第２の実施例に
おいても、リーク電流の経路長は従来に比して長くなり
、リーク電流を低減することができる。なお、この第２
の実施例においては、チャネル幅（領域２０間の間隔）
を小さくすることなく、リーク電流の経路を長くしてリ
ーク電流を低減することができるという利点がある。

以上、ＢｉＣＭＯ３集積回路装置を例にとり説明したが
、単結晶シリコン基板中にＭＯＳ型電界効果トランジス
タを構成する場合にも本発明を適用することができるこ
とは勿論である。

［発明の効果］ 以上説明したように本発明によれば、ゲート電極はゲー
ト絶縁膜と分離絶縁膜との境界においてチャネル長より
も長くなる形状を有するから、従来の半導体集積回路装
置に比して、そのリーク電流の経路長が長くなるので、
ＭＯＳ型電界効果トランジスタのソースドレイン領域間
の寄生効果によるリーク電流を低減することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体集積回路装
置を示す平面図、第２図は本発明の第２の実施例に係る
半導体集積回路装置を示す平０面図、第３図はＢ１ＣＭ
ＯＳ構成の半導体集積回路装置を示す平面図、第４図は
第３図のＩ−Ｉ線による縦断面図、第５図は従来のアイ
ソブレーナ構造の半導体集積回路装置を示す第３図のＩ
−Ｉ線に相当する断面図、第６図は同じく第３図の■−
■線に相当する断面図である。 １、Ｐ型半導体基板、２；Ｎ型埋込領域、３；Ｐ型埋込
拡散領域、４；Ｎ型エピタキシャル層、５；Ｐ型拡散領
域、６；Ｐ型ウェル領域、７゜１７；厚い分離絶縁膜、
８；ゲート絶縁膜、９゜１８；ゲート電極、１０；Ｎ型
ソースドレイン領域、１１；Ｐ型ベース領域、１２；Ｎ
型エミッタ領域、１３；Ｎ型拡散領域、１４；ＮＰＮバ
イポーラトランジスタ領域、１５．２３；Ｎ導電ＭＯＳ
型電界効果トランジスタ領域、１６；ゲート絶縁膜と分
離絶縁膜との境界部、１９；領域、２０；延出領域、２
４；凸部

Claims (1)

【特許請求の範囲】
1. 　第１導電型半導体領域と、この半導体領域表面に形成
   されて素子領域を仕切る分離絶縁膜と、前記素子領域上
   に形成されたゲート絶縁膜と、このゲート絶縁膜上に形
   成された領域と前記分離絶縁膜上に延出した延出領域と
   を有するゲート電極と、前記素子領域内において前記分
   離絶縁膜及びゲート電極によりその形成領域が区画され
   る第２導電型のソースドレイン領域と、を有し、前記ゲ
   ート電極は前記ゲート絶縁膜と前記分離絶縁膜との境界
   部における長さがチャネル長よりも長いことを特徴とす
   る半導体集積回路装置。