JPH0280983A - 比較検査装置 - Google Patents
比較検査装置Info
- Publication number
- JPH0280983A JPH0280983A JP63233902A JP23390288A JPH0280983A JP H0280983 A JPH0280983 A JP H0280983A JP 63233902 A JP63233902 A JP 63233902A JP 23390288 A JP23390288 A JP 23390288A JP H0280983 A JPH0280983 A JP H0280983A
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- JP
- Japan
- Prior art keywords
- board
- cpu
- inspected
- standard
- signal
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、中央処理装置（ＣＰＩＪ ）を搭載した、部
品実装基板の電気的回路動作の良否判定をするファンク
ション検査装置に関するものである。
品実装基板の電気的回路動作の良否判定をするファンク
ション検査装置に関するものである。
従来の技術
従来のＣＰＵボードのファンクションテスト法として、
−船釣に採用されている方法として、検査をしようとす
るボードに機種別専用の検査ソフトを接続し、そのボー
ド上のＣＰＵを介して、それぞれの機種別機能を動作さ
せ、ボード上のＣＰＵ自身で良否判断出来る内容につい
ては、自己判定するセルフチエツク方式が主流となって
いる。
−船釣に採用されている方法として、検査をしようとす
るボードに機種別専用の検査ソフトを接続し、そのボー
ド上のＣＰＵを介して、それぞれの機種別機能を動作さ
せ、ボード上のＣＰＵ自身で良否判断出来る内容につい
ては、自己判定するセルフチエツク方式が主流となって
いる。
また、デイスプレィ装置、印字装置等、その他人出力ポ
ートについては、外部検査装置又は周辺機器を接続して
の良否判定法がとられている。
ートについては、外部検査装置又は周辺機器を接続して
の良否判定法がとられている。
発明が解決しようとする課題
このように従来の検査方法では、検査ソフトの内容が複
雑多量になるため検査時間がかかるとともに、検査治具
装置が複雑で汎用性にかける欠点があった。
雑多量になるため検査時間がかかるとともに、検査治具
装置が複雑で汎用性にかける欠点があった。
本発明は、かかる点に鑑みてなされたもので、簡易な構
成でＣＰＵボードのファンクションテスト法を提供する
ことを目的としている。
成でＣＰＵボードのファンクションテスト法を提供する
ことを目的としている。
課題を解決するだめの手段
本発明は、上記課題を解決するために、被検査ボードと
同一機種の良品ボード（標準ボード）を設置し、ＣＰＵ
パスラインのアドレスバスとデータバスのデータ値を比
較装置を介して比較判定するようにしたものである。
同一機種の良品ボード（標準ボード）を設置し、ＣＰＵ
パスラインのアドレスバスとデータバスのデータ値を比
較装置を介して比較判定するようにしたものである。
作用
本発明は、上記した構成の通り、標準ボードとの比較方
式であるため、使用しているＣＰＵの種類が同じであれ
ば、他機種製品にだいしても標準ボードと検査プログラ
ムを交換することにより被検査ボードの良否判定が出来
る。
式であるため、使用しているＣＰＵの種類が同じであれ
ば、他機種製品にだいしても標準ボードと検査プログラ
ムを交換することにより被検査ボードの良否判定が出来
る。
実施例
上述したように本発明によれば、比較装置によって標準
ボードとのリアルタイム比較判定させるために両ＣＰＵ
クロック周波数の同期をとる必要がある。
ボードとのリアルタイム比較判定させるために両ＣＰＵ
クロック周波数の同期をとる必要がある。
そこで、本実施例では標準ボードのクロックを切り離し
、被検査ボードのクロック出力を並列に標準ボードに供
給する方法により標準ボードと被検査ボードのクロック
周波数の同期をはかった。
、被検査ボードのクロック出力を並列に標準ボードに供
給する方法により標準ボードと被検査ボードのクロック
周波数の同期をはかった。
丑だ、両ＣＰＨのマシンサイクル（Ｔ＋ 、 Ｔ２ 、
Ｔ３ 。
Ｔ３ 。
Ｔ４）の同期をとるために、標準ボードと被検査ボード
にＣＰＵのウェイト（Ｗ人ＩＴ）信号を出力し、両ＣＰ
Ｈのマシンサイクルをウェイト状態で各々待機させる
。その後、比較装置より出力したウェイト信号を同タイ
ミングで解除することにより、両ＣＰＵのマシンサイク
ルを同期化し、リアルタイムにＣＰＵパスラインのデー
タを比較する方法で、被検査ボードの良否判定をさせる
。
にＣＰＵのウェイト（Ｗ人ＩＴ）信号を出力し、両ＣＰ
Ｈのマシンサイクルをウェイト状態で各々待機させる
。その後、比較装置より出力したウェイト信号を同タイ
ミングで解除することにより、両ＣＰＵのマシンサイク
ルを同期化し、リアルタイムにＣＰＵパスラインのデー
タを比較する方法で、被検査ボードの良否判定をさせる
。
以下にその実施例を具体的に説明する。第１図は、本発
明の比較検査方法で被検査ボードと標準ボードのＣＰＵ
にｕＰＤ７０１０８Ｄ−５を使用したボードの一実施例
を示したブロック図である。
明の比較検査方法で被検査ボードと標準ボードのＣＰＵ
にｕＰＤ７０１０８Ｄ−５を使用したボードの一実施例
を示したブロック図である。
第１図において、１は被検査ボード、２は１と同機陣の
良品ボード（標章ボード）、３は比較検査装置であって
、４は被検査ボードのＣＰＵクロック信号、５は標準ボ
ードのＣＰＵクロック入力（但し、２のＣＰＵクロ、り
信号は切り離す）、６は被検査ボードＣＰＵのウェイト
信号入力、７は標準ボードＣＰＨのウェイト信号人力、
８けウェイト信号出力、９は被検査ボードＣＰＵバス、
ライン、１０は標準ボードＣＰＵパスラインである。
良品ボード（標章ボード）、３は比較検査装置であって
、４は被検査ボードのＣＰＵクロック信号、５は標準ボ
ードのＣＰＵクロック入力（但し、２のＣＰＵクロ、り
信号は切り離す）、６は被検査ボードＣＰＵのウェイト
信号入力、７は標準ボードＣＰＨのウェイト信号人力、
８けウェイト信号出力、９は被検査ボードＣＰＵバス、
ライン、１０は標準ボードＣＰＵパスラインである。
１１と１２は両ｃｐｕボード１，２に接続された同一の
検査用ソフトである。
検査用ソフトである。
ただし、この検査用ソフトは動作して割り込みその他、
両ＣＰＵのマシンサイクルが非同期化するプログラムは
除くものとする。
両ＣＰＵのマシンサイクルが非同期化するプログラムは
除くものとする。
第２図、第３図は、上記説明の第１図の一実施例を動作
させたときのボード１と２の両ＣＰＵのマシンサイクル
を同期化させるための方法をタイミング図で示したもの
である。第２図ａは、被検査ボード１でつくられたクロ
ック周波数で、ＣＰＵクロック信号４の波形をしめす、
第２図すは、比較検査装置３より供給されるＣＰＨのウ
ェイト信号のタイミング図である。第３図Ｃは、標章ボ
ードに供給されるクロック人力６の波形を示し、第２図
ａと同一である。第３図ｄは、比較検査装置３より供給
されるＣＰＵのウェイト信号７のタイミング図をしめし
、第２図すと同一である。
させたときのボード１と２の両ＣＰＵのマシンサイクル
を同期化させるための方法をタイミング図で示したもの
である。第２図ａは、被検査ボード１でつくられたクロ
ック周波数で、ＣＰＵクロック信号４の波形をしめす、
第２図すは、比較検査装置３より供給されるＣＰＨのウ
ェイト信号のタイミング図である。第３図Ｃは、標章ボ
ードに供給されるクロック人力６の波形を示し、第２図
ａと同一である。第３図ｄは、比較検査装置３より供給
されるＣＰＵのウェイト信号７のタイミング図をしめし
、第２図すと同一である。
第１図に於いて、比較検査装置３よりウェイト信号８を
出力したままの状態で、ボード１と２の両ＣＰＵに電源
を供給し、各々のＣＰＵのマシンサイクルが立ち上がる
と、ＣＰＵボード１は第２図に示すように、ＣＰＵマシ
ンサイクルＴ２でウェイト信号を検出しウェイトサイク
ル（ＴＶ）に入る、また第１図のＣＰＵボード２は第３
図に示すように、ＣＰＵマシンサイクルＴ２でウェイト
信号を検出し、ウェイトサイクル（ＴＶ）に入る。次に
、比較検査装置３よりのウェイト信号出力８を、第３図
θの制御信号で第２図ｂ、第３図ｄの、Ｐ時点で同時に
ＯＦＦすることにより、Ｐ時点より被検査ボード１と標
準ボード２のＣＰＵマシンサイクルは、ウェイトサイク
ル（Ｔｗ）より抜は出す。
出力したままの状態で、ボード１と２の両ＣＰＵに電源
を供給し、各々のＣＰＵのマシンサイクルが立ち上がる
と、ＣＰＵボード１は第２図に示すように、ＣＰＵマシ
ンサイクルＴ２でウェイト信号を検出しウェイトサイク
ル（ＴＶ）に入る、また第１図のＣＰＵボード２は第３
図に示すように、ＣＰＵマシンサイクルＴ２でウェイト
信号を検出し、ウェイトサイクル（ＴＶ）に入る。次に
、比較検査装置３よりのウェイト信号出力８を、第３図
θの制御信号で第２図ｂ、第３図ｄの、Ｐ時点で同時に
ＯＦＦすることにより、Ｐ時点より被検査ボード１と標
準ボード２のＣＰＵマシンサイクルは、ウェイトサイク
ル（Ｔｗ）より抜は出す。
したがって’ｒ３１ ’ｒ４ と両ＣＰＵ１．２ボード
は、検査ン７）１１．１２に従って動作し、マシンサイ
クルを同期させることができる。（ただし、この被検査
ボード１と標準ボード２は、電源ＯＮ立ち上がりと共に
検査ソフ）１１，１２が立ち上がるシステムである）即
ち、比較装＠３のデータ比軟を第３図、Ｐ時点より開始
することにより、被検査ボードのプログラム動作の内容
が、標準ボード（良品ボード）のプログラム動作の内容
と同一であるかを検査することができる。まだ、不一致
した時点のアドレス値とデータ値を取り出しトラブル箇
所の解析情報として、提供できるようにしたものである
。
は、検査ン７）１１．１２に従って動作し、マシンサイ
クルを同期させることができる。（ただし、この被検査
ボード１と標準ボード２は、電源ＯＮ立ち上がりと共に
検査ソフ）１１，１２が立ち上がるシステムである）即
ち、比較装＠３のデータ比軟を第３図、Ｐ時点より開始
することにより、被検査ボードのプログラム動作の内容
が、標準ボード（良品ボード）のプログラム動作の内容
と同一であるかを検査することができる。まだ、不一致
した時点のアドレス値とデータ値を取り出しトラブル箇
所の解析情報として、提供できるようにしたものである
。
第４図は、比較装置３の内部回路ブロック構成をしめし
たもので、３１は制御信号切替え回路、３２は標準ボー
ドＣＰＵデータラッチ回路、３３は被検査ボードＣＰＵ
データラッチ回路、３４は比較回路、３６はその比較回
路での比較結果が不一致であるときの不一致データの出
力回路である。
たもので、３１は制御信号切替え回路、３２は標準ボー
ドＣＰＵデータラッチ回路、３３は被検査ボードＣＰＵ
データラッチ回路、３４は比較回路、３６はその比較回
路での比較結果が不一致であるときの不一致データの出
力回路である。
発明の効果
以上述べてきたように、本発明によれば、比較的簡易な
回路構成で、汎用性にすぐれた検査装置を提供すること
ができ有用である。
回路構成で、汎用性にすぐれた検査装置を提供すること
ができ有用である。
第１図は本発明の〜実施例における比較検査装置のブロ
ック図、第２図、第３図は同装置のタイミング図、第４
図は要部の詳細な構成を示すブロック図である。 １・・・・・・被検査ボード、２・・・・・・標準ボー
ド、３・・・・・比較装置、４・・・・・・ＣＰＵクロ
ック周波数、８・・。 、・・ＣＰＵウェイト（ＷＡＩＴ）信号、１１．１２・
・・・・・検査ソフト。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名ンＸ ン大
ック図、第２図、第３図は同装置のタイミング図、第４
図は要部の詳細な構成を示すブロック図である。 １・・・・・・被検査ボード、２・・・・・・標準ボー
ド、３・・・・・比較装置、４・・・・・・ＣＰＵクロ
ック周波数、８・・。 、・・ＣＰＵウェイト（ＷＡＩＴ）信号、１１．１２・
・・・・・検査ソフト。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名ンＸ ン大
Claims (1)
- ＣＰＵを搭載した回路基板の被検査ボードと、同機種の
標準ボードと、前記標準ボードのＣＰＵクロック信号を
切り離し、被検査ボードのＣＰＵクロック信号を分岐し
て標準ボードに供給し、同じクロック周波数で両ＣＰＵ
を駆動させる手段と、前記被検査ボードと前記標準ボー
ドの各々に、ＣＰＵウェイト（ＷＡＩＴ）信号を供給し
た状態で、被検査ボードと標準ボードに電源を供給する
手段とを備え、両ＣＰＵに供給したＷＡＩＴ信号を同時
に解除することにより、両ＣＰＵマシンサイクルの同期
化をはかるようにした比較検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233902A JPH0280983A (ja) | 1988-09-19 | 1988-09-19 | 比較検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233902A JPH0280983A (ja) | 1988-09-19 | 1988-09-19 | 比較検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0280983A true JPH0280983A (ja) | 1990-03-22 |
Family
ID=16962373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233902A Pending JPH0280983A (ja) | 1988-09-19 | 1988-09-19 | 比較検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0280983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002095841A (ja) * | 2000-09-22 | 2002-04-02 | Sankyo Kk | 遊技機 |
-
1988
- 1988-09-19 JP JP63233902A patent/JPH0280983A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002095841A (ja) * | 2000-09-22 | 2002-04-02 | Sankyo Kk | 遊技機 |
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