JPH0314013A - マルチプロセッサシステムにおけるパワーオンリセット回路 - Google Patents
マルチプロセッサシステムにおけるパワーオンリセット回路Info
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- JPH0314013A JPH0314013A JP1148682A JP14868289A JPH0314013A JP H0314013 A JPH0314013 A JP H0314013A JP 1148682 A JP1148682 A JP 1148682A JP 14868289 A JP14868289 A JP 14868289A JP H0314013 A JPH0314013 A JP H0314013A
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- JP
- Japan
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- reset
- processor
- connector
- circuit
- printed board
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
複数のプリント板に大々プロセッサを設けたマルチプロ
セッサ構成のシステムで、電源立上げ時に各プロセッサ
をパワーオンリセットする回路に関し、 各プリント板のプロセッサに同時にリセットがかけられ
、しかも各プリント板間接続が不良の時にプロセッサの
緊定を防止することを目的とし、各プロセッサ間を２ラ
イン構成のコネクタによって接続し、電源電圧監視回路
からの検出（ｎ号をコネクタの一方のラインを介して他
のプリント板に供給してそのプロセッサをリセットする
ように接続すると共に、このリセット信号をコネクタの
他方のラインを介して電源電圧監視（ハ）路を設けられ
たプリント板に供給してそのプロセッサをリセットする
ように接続した構成とする。
セッサ構成のシステムで、電源立上げ時に各プロセッサ
をパワーオンリセットする回路に関し、 各プリント板のプロセッサに同時にリセットがかけられ
、しかも各プリント板間接続が不良の時にプロセッサの
緊定を防止することを目的とし、各プロセッサ間を２ラ
イン構成のコネクタによって接続し、電源電圧監視回路
からの検出（ｎ号をコネクタの一方のラインを介して他
のプリント板に供給してそのプロセッサをリセットする
ように接続すると共に、このリセット信号をコネクタの
他方のラインを介して電源電圧監視（ハ）路を設けられ
たプリント板に供給してそのプロセッサをリセットする
ように接続した構成とする。
〔産業上の利用分野）
本発明は、複数のプリント板に夫々プロセッサを設けた
マルチプロセ・ツサ構成のシステムで、電源立上げ詩に
各プロセッサをパワーオンリセットする回路に圓する。
マルチプロセ・ツサ構成のシステムで、電源立上げ詩に
各プロセッサをパワーオンリセットする回路に圓する。
一般に、プロセッサを駆動する場合、電源が投入された
とき正しくプログラムが実行されるよ−うにプログラム
を初期化（パワーオンリセット）する。特に、複数のプ
リント板に夫々プロセッサを設けたいわゆるプリント板
分離マルチプロセッサ構成のシステムでは、各プロセッ
サを同時にリセットする必要がある。
とき正しくプログラムが実行されるよ−うにプログラム
を初期化（パワーオンリセット）する。特に、複数のプ
リント板に夫々プロセッサを設けたいわゆるプリント板
分離マルチプロセッサ構成のシステムでは、各プロセッ
サを同時にリセットする必要がある。
第４図は一般のマルチプロセッサシステムの構成図を示
す。同図において、プリント板１にはプロセッサ２＋
、２２が設けられており、又、各プロセッサ２＋ 、２
２にパワーオンリセット信号を供給するための［課電圧
監視回路３が設けられている。ここで、を源（→−５Ｖ
）が投入されると電源電圧監視回路３にて電源立上げ時
の電圧変化が検出され、リセット信号が出力されてプロ
セッサ２＋ 、２２をリセットする。
す。同図において、プリント板１にはプロセッサ２＋
、２２が設けられており、又、各プロセッサ２＋ 、２
２にパワーオンリセット信号を供給するための［課電圧
監視回路３が設けられている。ここで、を源（→−５Ｖ
）が投入されると電源電圧監視回路３にて電源立上げ時
の電圧変化が検出され、リセット信号が出力されてプロ
セッサ２＋ 、２２をリセットする。
第５図は第４図に示す回路方式を用い、複数のプリント
板に夫々プロセッサを設けた従来のプリント板分離マル
チプロセッサシステムの一例の構成図を示す。同図中、
４＋ 、４ｚはプリント板で、これらはコネクタ５にて
接続されている。プリント板４Ｉにはプロセッサ６１及
び電源電圧監視回路７が設けられており、プリント板４
２にはプロセッサ６２が設けられている。ここで、電源
が投入されると電ｍ電圧監視回路７でこれが検出され、
リセット信号によりプロセッサ６Ｉがリセットされると
共にコネクタ５を介してプロセッサ６２がリセットされ
る。
板に夫々プロセッサを設けた従来のプリント板分離マル
チプロセッサシステムの一例の構成図を示す。同図中、
４＋ 、４ｚはプリント板で、これらはコネクタ５にて
接続されている。プリント板４Ｉにはプロセッサ６１及
び電源電圧監視回路７が設けられており、プリント板４
２にはプロセッサ６２が設けられている。ここで、電源
が投入されると電ｍ電圧監視回路７でこれが検出され、
リセット信号によりプロセッサ６Ｉがリセットされると
共にコネクタ５を介してプロセッサ６２がリセットされ
る。
第６図は従来のプリント板分離マルチプロセッサシステ
ムの他の例の構成図を示す。同図中、８＋ 、８２はプ
リント板で、これらはコネクタ接続されていない。プリ
ント板８１にはプロセッサ９１及びｒ１電源電圧監視路
１０１が設けられており、プリント板８２にはプロセッ
サ９２及び電源電圧監視回路１０２が設けられている。
ムの他の例の構成図を示す。同図中、８＋ 、８２はプ
リント板で、これらはコネクタ接続されていない。プリ
ント板８１にはプロセッサ９１及びｒ１電源電圧監視路
１０１が設けられており、プリント板８２にはプロセッ
サ９２及び電源電圧監視回路１０２が設けられている。
ここで、プリント板８＋ 、８２の夫々の電源が投入さ
れると夫々の電源電圧監視回路１０＋ 、 １０ｚでこ
れが検出され、リセット信号によりプロセッサ９１゜９
２がリセットされる。
れると夫々の電源電圧監視回路１０＋ 、 １０ｚでこ
れが検出され、リセット信号によりプロセッサ９１゜９
２がリセットされる。
れてプロセッサ６２はリセットされず、システムが暴走
する問題点があった。又、第６図に示す従来のプリント
板分離マルチプロセッサシステムは、プロセッサ９＋
、９２は夫々独立にリセットされる構成をとるので、プ
リント板８＋ 、８２個々のばらつぎによってｔｐｔｍ
投入タイミングにずれがあるとプロセッサ９＋ 、９２
のリセットを同時に行なうことができす、このため、特
にこのようにマルチプロセッサ構成をとるシス１ムでは
プ０セッリ゛処理を安定に行ない得ない問題点があった
。
する問題点があった。又、第６図に示す従来のプリント
板分離マルチプロセッサシステムは、プロセッサ９＋
、９２は夫々独立にリセットされる構成をとるので、プ
リント板８＋ 、８２個々のばらつぎによってｔｐｔｍ
投入タイミングにずれがあるとプロセッサ９＋ 、９２
のリセットを同時に行なうことができす、このため、特
にこのようにマルチプロセッサ構成をとるシス１ムでは
プ０セッリ゛処理を安定に行ない得ない問題点があった
。
本発明は、プリント板分離マルチプロセッサシステムで
、各プリント板のプロセッサに同時にリセットがかけら
れ、しかも各プリント板間接続が不良の時にプロセッサ
の暴走を防止できるパワーオンリセット回路を提供する
ことを目的とする。。
、各プリント板のプロセッサに同時にリセットがかけら
れ、しかも各プリント板間接続が不良の時にプロセッサ
の暴走を防止できるパワーオンリセット回路を提供する
ことを目的とする。。
第５図に示す従来のプリント板分離マルチプロセッサシ
ステムは、コネクタ５が接続不良の場合、電源投入する
とプロセッサ６１のみがリセットさ（課題を解決するた
めの手段） 第１図は本発明の原理図を示す。同図中、３０１ 、３
０２はプリント板で、夫々プロセッサ３１１ 、３１２
を設けられている。３２は電源電圧監視回路で、一つの
プリント板３０１に設けられており、システム電源投入
時の電圧変化を検出することによって各プロセッサ３１
１ 、３１２をリセットする。本発明は、上記各プロセ
ッサ３１１、３１２ｌｉｆｌを２ライン（３３ａ 、３
３ｂ ）構成のコネクタ３３によって接続し、電１１ｉ
ｉＴ１圧監視回路３２からの検出信号をコネクタ３３の
一方のライン（３３ａ ）を介して他のプリント板３０
２に供給してそのプロセッサ３１２をリセットするよう
に接続すると共に、このリセット信号をコネクタ３３の
他方のライン（３３ｂ ）を介して上記−つのプリント
板３０１に供給してそのプロセッサ３１１をリセットす
るように接続した構成である。
ステムは、コネクタ５が接続不良の場合、電源投入する
とプロセッサ６１のみがリセットさ（課題を解決するた
めの手段） 第１図は本発明の原理図を示す。同図中、３０１ 、３
０２はプリント板で、夫々プロセッサ３１１ 、３１２
を設けられている。３２は電源電圧監視回路で、一つの
プリント板３０１に設けられており、システム電源投入
時の電圧変化を検出することによって各プロセッサ３１
１ 、３１２をリセットする。本発明は、上記各プロセ
ッサ３１１、３１２ｌｉｆｌを２ライン（３３ａ 、３
３ｂ ）構成のコネクタ３３によって接続し、電１１ｉ
ｉＴ１圧監視回路３２からの検出信号をコネクタ３３の
一方のライン（３３ａ ）を介して他のプリント板３０
２に供給してそのプロセッサ３１２をリセットするよう
に接続すると共に、このリセット信号をコネクタ３３の
他方のライン（３３ｂ ）を介して上記−つのプリント
板３０１に供給してそのプロセッサ３１１をリセットす
るように接続した構成である。
電源電圧監視回路３２からの検出信号はコネクタ３３の
一方のライン３３ａを介して他のプリント板３０２に供
給されてそのプロセッサ３１２をリセットし、このリセ
ット信号はコネクタ３３の他方のライン３３ｂを介して
ｌｌ［ｉＮ圧監視回路３２を設けられたプリント板３０
１ に供給されてそのプロセッサ３１１をリセットする
。即ち、各プリント板のプロセッサはコネクタ３３を介
して入来した検出信号で同時にリセットされる構成とさ
れている。従って、各プロセッサをリセットするに際し
てタイミングずれを生じることはなく、各プロセッサを
同時に確実にリセットでき、又、コネクタが接続不良に
なると全プロセッサはリセットされず、システムが暴走
してしまうことはない。
一方のライン３３ａを介して他のプリント板３０２に供
給されてそのプロセッサ３１２をリセットし、このリセ
ット信号はコネクタ３３の他方のライン３３ｂを介して
ｌｌ［ｉＮ圧監視回路３２を設けられたプリント板３０
１ に供給されてそのプロセッサ３１１をリセットする
。即ち、各プリント板のプロセッサはコネクタ３３を介
して入来した検出信号で同時にリセットされる構成とさ
れている。従って、各プロセッサをリセットするに際し
てタイミングずれを生じることはなく、各プロセッサを
同時に確実にリセットでき、又、コネクタが接続不良に
なると全プロセッサはリセットされず、システムが暴走
してしまうことはない。
（実施例〕
第２図は本発明の一実施例の回路図を示す。同図中、２
０１はスレーブ側プリント板、２０２はマスク側プリン
ト板で、これらは２ライン構成のコネクタ２１にて接続
されている。スレーブ側プリント板２０＋にはＬレベル
のリセット信号でリセットされる０−アクティブのマイ
クロブ０セツサ２２＋ 、を澱電圧監視回路２３１．波
形整形のだめのゲート回路２４１が設けられている。一
方、マスク側プリント板２０２にはＥレベルのリセット
信号でリセットされるローアクティブのマイクロブ０セ
ッリ゛２２２．電源電圧監視回路２３２゜波形整形のた
めのゲート回路２４２２例えばモノマルチで構成された
遅延回路２５が設けられている。プリント板２０１の電
源電圧監視回路２３１はゲート回路２４１．コネクタ２
１の一方のライン２１ａを介してプリント板２０２のゲ
ート回路２４２ 、’Ｒ源雷電圧監視回路２３２接続さ
れ、又、プリント板２０２の電源電圧監視回路２３２は
遅延回路２５を介してプロセッサ２２２に接続されてい
ると共に、コネクタ２１の他方のライン２１ｂを介して
プリント板２０１のプロセッサ２２＋に接続さ゛れてい
る。
０１はスレーブ側プリント板、２０２はマスク側プリン
ト板で、これらは２ライン構成のコネクタ２１にて接続
されている。スレーブ側プリント板２０＋にはＬレベル
のリセット信号でリセットされる０−アクティブのマイ
クロブ０セツサ２２＋ 、を澱電圧監視回路２３１．波
形整形のだめのゲート回路２４１が設けられている。一
方、マスク側プリント板２０２にはＥレベルのリセット
信号でリセットされるローアクティブのマイクロブ０セ
ッリ゛２２２．電源電圧監視回路２３２゜波形整形のた
めのゲート回路２４２２例えばモノマルチで構成された
遅延回路２５が設けられている。プリント板２０１の電
源電圧監視回路２３１はゲート回路２４１．コネクタ２
１の一方のライン２１ａを介してプリント板２０２のゲ
ート回路２４２ 、’Ｒ源雷電圧監視回路２３２接続さ
れ、又、プリント板２０２の電源電圧監視回路２３２は
遅延回路２５を介してプロセッサ２２２に接続されてい
ると共に、コネクタ２１の他方のライン２１ｂを介して
プリント板２０１のプロセッサ２２＋に接続さ゛れてい
る。
次に、本発明回路の動作について説明する。
第２図において、コネクタ２１が正常に接続されている
場合、スレーブ側プリント板２０１で電源（＋５Ｖ）が
投入されると電源電圧監視回路２３＋にてｆＩｉ源立上
げ時の電圧変化が検出され、検出信号が端子Ｒ３Ｔより
出力され、ゲート回路２４＋で波形整形された後コネク
タ２１のライン２１ａを介してマスク側プリント板２０
２に供給される。プリント板２０２に供給された検出信
号はゲート回路２４２で波形整形された後ＴＩＨＭ圧監
視回路２３２に供給され、ここで電圧変化が検出されて
端子Ｒ８Ｔより検出信号が出力される。
場合、スレーブ側プリント板２０１で電源（＋５Ｖ）が
投入されると電源電圧監視回路２３＋にてｆＩｉ源立上
げ時の電圧変化が検出され、検出信号が端子Ｒ３Ｔより
出力され、ゲート回路２４＋で波形整形された後コネク
タ２１のライン２１ａを介してマスク側プリント板２０
２に供給される。プリント板２０２に供給された検出信
号はゲート回路２４２で波形整形された後ＴＩＨＭ圧監
視回路２３２に供給され、ここで電圧変化が検出されて
端子Ｒ８Ｔより検出信号が出力される。
電源電圧監視回路２３２より出力された検出信号はモノ
マルチで構成された遅延回路２５にて所定パルス幅のリ
セット信号とされ、プロセッサ２２２に供給されてこれ
をリセットすると共に、コネクタ２１のライン２１ｂを
介してプリント板２０＋のプ０セッ９２２１に供給され
てこれをリセットする。ここで、遅延回路２５にて所定
パルス幅のリセット信号を得るのは、プリント板２０富
がプリント板２ｏ２がら比較的長い距１Ｉｉ１１１れて
いてもプロセッサ２２１をプロセッサ２２２と同期して
確実にリセットさせるためであり、リセット期間補償用
である。なお、プリント板２０＋ 、２０ｚが近接して
設けられている場合、遅延回路２５は原理的には不要で
ある。
マルチで構成された遅延回路２５にて所定パルス幅のリ
セット信号とされ、プロセッサ２２２に供給されてこれ
をリセットすると共に、コネクタ２１のライン２１ｂを
介してプリント板２０＋のプ０セッ９２２１に供給され
てこれをリセットする。ここで、遅延回路２５にて所定
パルス幅のリセット信号を得るのは、プリント板２０富
がプリント板２ｏ２がら比較的長い距１Ｉｉ１１１れて
いてもプロセッサ２２１をプロセッサ２２２と同期して
確実にリセットさせるためであり、リセット期間補償用
である。なお、プリント板２０＋ 、２０ｚが近接して
設けられている場合、遅延回路２５は原理的には不要で
ある。
このように、遅延回路２５から出力されたリセット信号
をプロセッサ２２２．２２＋に並列的に供給しているの
で、第６図に示す従来例のように各プロセッサのリセッ
トタイミングにｆれを生じることはなぐ、各プロセッサ
を何時に確実にリセットできる。
をプロセッサ２２２．２２＋に並列的に供給しているの
で、第６図に示す従来例のように各プロセッサのリセッ
トタイミングにｆれを生じることはなぐ、各プロセッサ
を何時に確実にリセットできる。
一方、コネクタ２１が接続不良の場合、一般にライン２
１８．２１ｂは共に断となる。ライン２１ａの断により
、プリント板２０＋において電源投入されても検出信号
はプリント板２０２に供給されない。こ・れにより、コ
ネクタ２１が接続不良になるとプロセッサ・２２２．２
２＋はともにリセットされｆ、第５図に示す従来例のよ
うに一方のプロセッサ゛だけがリセットされてシステム
が暴走してしまうというようなことは起きない。
１８．２１ｂは共に断となる。ライン２１ａの断により
、プリント板２０＋において電源投入されても検出信号
はプリント板２０２に供給されない。こ・れにより、コ
ネクタ２１が接続不良になるとプロセッサ・２２２．２
２＋はともにリセットされｆ、第５図に示す従来例のよ
うに一方のプロセッサ゛だけがリセットされてシステム
が暴走してしまうというようなことは起きない。
なお、上記実施例はプリント板を２つ設けたシステムで
あるが、本発明はこれに限定されるものではなく、第３
図に示すようにプリント板を例えば３つ（２６＋ 、２
６ｚ 、２６ｇ ）設けた構成或いは４つ以上設けた構
成としてもよい。
あるが、本発明はこれに限定されるものではなく、第３
図に示すようにプリント板を例えば３つ（２６＋ 、２
６ｚ 、２６ｇ ）設けた構成或いは４つ以上設けた構
成としてもよい。
以上説明した如く、本発明によれば、電ｍ雷圧投入によ
る検出信号をコネクタを介して並列的に各プロセッサに
供給する構成としたため、タイミングずれなく各プロセ
ッサを同時に確実にリセットでき、又、コネクタ接続不
良の場合は全プロセッサがリセットされず、システムの
暴走を防止できる特長を有する。
る検出信号をコネクタを介して並列的に各プロセッサに
供給する構成としたため、タイミングずれなく各プロセ
ッサを同時に確実にリセットでき、又、コネクタ接続不
良の場合は全プロセッサがリセットされず、システムの
暴走を防止できる特長を有する。
第１図は本発明の原理図、
第２図は本発明の一実施例の回路図、
第３図は本発明の他の実施例の概略構成図、第４図は一
般のマルチプロセッサシステムの構成図、 第５図及び第６図は従来のプリント板分離マルチプロセ
ッザシステムの各個の構成図である。 因において、 ２０１はスレーブ側プリント板、 ２０２はマスク側プリント板、 ２１．３３はコネクタ、 ２１ａ 、２１ｂ 、３３ａ 、３３ｂはコネクタのラ
イン、 ２２＋ 、２２２．３１１ 、３１２はプロセッサ、２
３＋ 、２３２．３２はＭ源電圧監視回路、２４＋ 、
２４２はゲート回路、 ２６１〜２６３．３０１ 、３０２はプリント板、を示
す。 本発明の原理図 第１図
般のマルチプロセッサシステムの構成図、 第５図及び第６図は従来のプリント板分離マルチプロセ
ッザシステムの各個の構成図である。 因において、 ２０１はスレーブ側プリント板、 ２０２はマスク側プリント板、 ２１．３３はコネクタ、 ２１ａ 、２１ｂ 、３３ａ 、３３ｂはコネクタのラ
イン、 ２２＋ 、２２２．３１１ 、３１２はプロセッサ、２
３＋ 、２３２．３２はＭ源電圧監視回路、２４＋ 、
２４２はゲート回路、 ２６１〜２６３．３０１ 、３０２はプリント板、を示
す。 本発明の原理図 第１図
Claims (1)
- 【特許請求の範囲】 複数のプリント板（３０＿１、３０＿２）に夫々設けら
れたプロセッサ（３１＿１、３１＿２）を、一つのプリ
ント板（３０＿１）に設けられた電源電圧監視回路（３
２）にてシステム電源投入時の電圧変化を検出すること
によつて、リセットするマルチプロセッサシステムにお
けるパワーオンリセット回路において、 上記各プロセッサ（３１＿１、３１＿２）間を２ライン
（３３ａ、３３ｂ）構成のコネクタ（３３）によつて接
続し、 上記電源電圧監視回路（３２）からの検出信号を該コネ
クタ（３３）の一方のライン（３３ａ）を介して他のプ
リント板（３０＿２）に供給してそのプロセッサ（３１
＿２）をリセットするように接続すると共に、該他のプ
リント板（３０＿２）のプロセッサ（３１＿２）をリセ
ットする信号を上記コネクタ（３３）の他方のライン（
３３ｂ）を介して上記一つのプリント板（３０＿１）に
供給してそのプロセッサ（３１＿１）をリセットするよ
うに接続した構成としてなることを特徴とするマルチプ
ロセッサシステムにおけるパワーオンリセット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148682A JP2533192B2 (ja) | 1989-06-12 | 1989-06-12 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
| US07/536,758 US5297261A (en) | 1989-06-12 | 1990-06-12 | Multiprocessor system with power-on reset function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148682A JP2533192B2 (ja) | 1989-06-12 | 1989-06-12 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314013A true JPH0314013A (ja) | 1991-01-22 |
| JP2533192B2 JP2533192B2 (ja) | 1996-09-11 |
Family
ID=15458244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148682A Expired - Lifetime JP2533192B2 (ja) | 1989-06-12 | 1989-06-12 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5297261A (ja) |
| JP (1) | JP2533192B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204701B1 (en) | 1994-05-31 | 2001-03-20 | Texas Instruments Incorporated | Power up detection circuit |
| US5613130A (en) * | 1994-11-10 | 1997-03-18 | Vadem Corporation | Card voltage switching and protection |
| US5721458A (en) * | 1995-03-31 | 1998-02-24 | International Business Machines Corporation | Single phase or three-phase field configurable power assembly |
| US5787014A (en) * | 1996-03-29 | 1998-07-28 | Intel Corporation | Method and apparatus for automatically controlling integrated circuit supply voltages |
| JP3493111B2 (ja) * | 1997-02-25 | 2004-02-03 | 株式会社東芝 | 半導体集積回路装置 |
| US6085342A (en) * | 1997-05-06 | 2000-07-04 | Telefonaktiebolaget L M Ericsson (Publ) | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
| US6237103B1 (en) * | 1998-09-30 | 2001-05-22 | International Business Machines Corporation | Power sequencing in a data processing system |
| US7606955B1 (en) * | 2003-09-15 | 2009-10-20 | National Semiconductor Corporation | Single wire bus for connecting devices and methods of operating the same |
| US7917812B2 (en) * | 2006-09-30 | 2011-03-29 | Codman Neuro Sciences Sárl | Resetting of multiple processors in an electronic device |
| US7711869B1 (en) * | 2007-12-20 | 2010-05-04 | Emc Corporation | Method for communicating plural signals generated at a source to a remote destination through a single wire |
| US10371415B2 (en) * | 2014-02-19 | 2019-08-06 | The Boeing Company | Electronics operation for temperature controlled systems |
| KR102792334B1 (ko) * | 2019-09-03 | 2025-04-08 | 삼성전자주식회사 | 소켓을 이용한 전원 제어 방법 및 이를 지원하는 전자 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1536046A (en) * | 1976-06-30 | 1978-12-20 | Ibm | Data processing system power control |
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-
1990
- 1990-06-12 US US07/536,758 patent/US5297261A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US5297261A (en) | 1994-03-22 |
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