JPH0281207A - 制御命令信号の出力回路 - Google Patents
制御命令信号の出力回路Info
- Publication number
- JPH0281207A JPH0281207A JP23416488A JP23416488A JPH0281207A JP H0281207 A JPH0281207 A JP H0281207A JP 23416488 A JP23416488 A JP 23416488A JP 23416488 A JP23416488 A JP 23416488A JP H0281207 A JPH0281207 A JP H0281207A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- memory
- control command
- command signal
- Prior art date
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- Pending
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既 要〕
制御命令信号をリレー接点渡しで出力する制御命令信号
の出力回路に関し、 実装スペース、消費電力共に必要最少比で実現すること
が出来る制御命令信号の出力回路を提供することを目的
とし、 受信した所定制御命令信号を内部に予め書き込まれてい
るデータに変換するメモリと、メモリでデータ変換した
該制御命令信号をｎ個のリレーに対応する出力に変換す
るデコーダと、デコーダからの出力で動作し、ｎ個の出
力信号をループ接点渡しで送出するｎ個のリレー回路と
を備え構成する。
の出力回路に関し、 実装スペース、消費電力共に必要最少比で実現すること
が出来る制御命令信号の出力回路を提供することを目的
とし、 受信した所定制御命令信号を内部に予め書き込まれてい
るデータに変換するメモリと、メモリでデータ変換した
該制御命令信号をｎ個のリレーに対応する出力に変換す
るデコーダと、デコーダからの出力で動作し、ｎ個の出
力信号をループ接点渡しで送出するｎ個のリレー回路と
を備え構成する。
〔産業上の利用分野］
本発明は、制１ｆｆｌｌ命令信号をリレー接点渡しで出
力する制御命令信号の出力回路に関する。
力する制御命令信号の出力回路に関する。
例えば、監視制御装置にあって、他装置からのアラーム
信号をアラーム表示処理やデータ処理停止及び切り替え
等の所定の制御命令信号として受信し、この制御命令信
号に基づき監視制御装置はその内部の各所を外部からの
電気的影響が無い状態で制御するために複数のリレー接
点を開閉することでループを作成し、出力することがあ
る。
信号をアラーム表示処理やデータ処理停止及び切り替え
等の所定の制御命令信号として受信し、この制御命令信
号に基づき監視制御装置はその内部の各所を外部からの
電気的影響が無い状態で制御するために複数のリレー接
点を開閉することでループを作成し、出力することがあ
る。
かかる回路は他の回路構成が集積回路を使用する等で小
型化される傾向にあることから、より小型化したものが
要求される傾向にある。
型化される傾向にあることから、より小型化したものが
要求される傾向にある。
第３図は従来例を説明するブロック図を示す。
本例の制御命令信号は第３図に示すように、所定プログ
ラムに基づき制ｊｎ部（以下ＣＰＵと称する） ｌから
出力される制御命令信号を３２個の被制御回路３ （１
）〜３（３２）に対してリレー接点渡しで与える場合で
ある。
ラムに基づき制ｊｎ部（以下ＣＰＵと称する） ｌから
出力される制御命令信号を３２個の被制御回路３ （１
）〜３（３２）に対してリレー接点渡しで与える場合で
ある。
この時は、ＣＰＵＩからの制ｊ′ｎ命令信号をリレー接
点渡しに変換するための制御命令信号の出力回路２が設
けられる。
点渡しに変換するための制御命令信号の出力回路２が設
けられる。
尚、ＣＰＵＩと制御命令信号の出力回路２間はデータバ
ス（ａ）、アドレスバス（ｂ）及びコントロールバス（
Ｃ１にて接続されている。
ス（ａ）、アドレスバス（ｂ）及びコントロールバス（
Ｃ１にて接続されている。
第３図は制御命令信号の出力回路２の構成概要を示し、
その構成は、 ８ビツトのデータバス（ａ）及び１６ビツトのアドレス
バス（ｂ）からの信号をラッチするラッチ回路２１．２
２と、 コントロールバス（Ｃ）からの信号（アドレスバス（ｂ
）の１６ビツト中１０ビツトを含む）を受けてラッチ回
路２１．２２のラッチデータをセレクトするためのセレ
クト信号に変換するデータセレクタ回路２３と、 ラッチ回路２１．２２にラッチされた信号の内データセ
レクタ回路２３からのセレクト信号で選択されたラッチ
データをアドレスとして予め書き込まれているデータを
読出すＥＰＲＯＭからなるメモリ２４（１）〜２４（４
）と、 各メモリ２４ （１）〜２４（４）の８ビツトの出力に
対応して接続されるリレードライバ回路（以下ＲＬＤＲ
Ｖ回路と称する） ２５ （１） 〜２５（３２）
と、 各ＲＬＤＲＶ回路２５ （１）〜２５（３２）に対応し
て駆動されるリレー（以下ＲＬと称する）２６ （１）
〜２６（３２）とを備えている。
その構成は、 ８ビツトのデータバス（ａ）及び１６ビツトのアドレス
バス（ｂ）からの信号をラッチするラッチ回路２１．２
２と、 コントロールバス（Ｃ）からの信号（アドレスバス（ｂ
）の１６ビツト中１０ビツトを含む）を受けてラッチ回
路２１．２２のラッチデータをセレクトするためのセレ
クト信号に変換するデータセレクタ回路２３と、 ラッチ回路２１．２２にラッチされた信号の内データセ
レクタ回路２３からのセレクト信号で選択されたラッチ
データをアドレスとして予め書き込まれているデータを
読出すＥＰＲＯＭからなるメモリ２４（１）〜２４（４
）と、 各メモリ２４ （１）〜２４（４）の８ビツトの出力に
対応して接続されるリレードライバ回路（以下ＲＬＤＲ
Ｖ回路と称する） ２５ （１） 〜２５（３２）
と、 各ＲＬＤＲＶ回路２５ （１）〜２５（３２）に対応し
て駆動されるリレー（以下ＲＬと称する）２６ （１）
〜２６（３２）とを備えている。
尚、ＲＬ２６ （１）〜２６（３２）が動作時ループに
なる各ＲＬ２６ （１）〜２６（３２）のメーク接点に
対応して３２個の被制御回路３（１）〜３（３２）が接
続されている。
なる各ＲＬ２６ （１）〜２６（３２）のメーク接点に
対応して３２個の被制御回路３（１）〜３（３２）が接
続されている。
ＣＰｔＪ １から送出された制御命令信号は、８ビツト
のデータをデータバス（ａｌで、１６ビツトのアドレス
信号の内５ビットをアドレスバス（ｂ）で、１１ビツト
のアドレス信号をコントロールバス（Ｃ）にてそれぞれ
送出され、データバス（ａｌがらの信号はランチ回路２
１に、アドレスバス（ｂ）からの信号はラッチ回路２２
にそれぞれランチされる。
のデータをデータバス（ａｌで、１６ビツトのアドレス
信号の内５ビットをアドレスバス（ｂ）で、１１ビツト
のアドレス信号をコントロールバス（Ｃ）にてそれぞれ
送出され、データバス（ａｌがらの信号はランチ回路２
１に、アドレスバス（ｂ）からの信号はラッチ回路２２
にそれぞれランチされる。
そして、コントロールバス（Ｃ１からの信号に基づきラ
ッチ回路２１．２２にラッチされているラッチデータを
各メモリ （ＥＦＲＯＭ）２４ （１）〜２４（４）に
対応するアドレス（１３ビツト）として制御し送出する
。
ッチ回路２１．２２にラッチされているラッチデータを
各メモリ （ＥＦＲＯＭ）２４ （１）〜２４（４）に
対応するアドレス（１３ビツト）として制御し送出する
。
各メモＩ）（ＥＰＲＯＭ）２４ （１） 〜２４
（４）は、入力する１３ビツトのアドレスを８ビツトの
ＲＬＤＲＶ回路２５ （１）〜２５（３２）の動作を制
御する信号に変換するデータが予め書き込まれている。
（４）は、入力する１３ビツトのアドレスを８ビツトの
ＲＬＤＲＶ回路２５ （１）〜２５（３２）の動作を制
御する信号に変換するデータが予め書き込まれている。
上述の従来例の場合、制御命令信号の出力回路２として
、制御命令信号により処理される被制御回路の数に応じ
てメモリ （ＥＰＲＯＭ）を複数ケ（本例の場合４個の
メモリ （ＥＰＲＯＭ）２４（１）〜２４（４））を必
要とするため、その分実装スペースが増大すると共に消
費電力が増加することになる。
、制御命令信号により処理される被制御回路の数に応じ
てメモリ （ＥＰＲＯＭ）を複数ケ（本例の場合４個の
メモリ （ＥＰＲＯＭ）２４（１）〜２４（４））を必
要とするため、その分実装スペースが増大すると共に消
費電力が増加することになる。
本発明は、実装スペース、消費電力共に必要最少比で実
現することが出来る制御命令信号の出力回路を提供する
ことを目的とする。
現することが出来る制御命令信号の出力回路を提供する
ことを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の５０は受信し
た所定制御命令信号を内部に予め書き込まれているデー
タに変換するメモリであり、６０はメモリ５０でデータ
変換した該制御命令信号をｎ個のリレー回路７０（１）
〜７０（ｎ）に対応する出力に変換するデコーダであり
、７０（１）〜７０（ｎ）はデコーダ６０からの出力で
動作して、ｎ個の出力信号をループ接点渡しで送出する
リレー回路であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
た所定制御命令信号を内部に予め書き込まれているデー
タに変換するメモリであり、６０はメモリ５０でデータ
変換した該制御命令信号をｎ個のリレー回路７０（１）
〜７０（ｎ）に対応する出力に変換するデコーダであり
、７０（１）〜７０（ｎ）はデコーダ６０からの出力で
動作して、ｎ個の出力信号をループ接点渡しで送出する
リレー回路であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
［作 用］
所定制御命令信号をメモリ５０とデコーダ６０とでｎ個
の信号に変換し、この変換されたｎ個の信号に基づきｎ
個のリレー回路７０（１）〜７０（ｎ）を駆動して対応
するリレー回路７０（１）〜７０（ｎ）の接点を閉じる
ことによりリレーのループ接点渡しの出力に変換するよ
うに構成することにより、最少比の回路構成、最少比の
消費電力からなる制御命令信号の出力回路を実現するこ
とが可能となる。
の信号に変換し、この変換されたｎ個の信号に基づきｎ
個のリレー回路７０（１）〜７０（ｎ）を駆動して対応
するリレー回路７０（１）〜７０（ｎ）の接点を閉じる
ことによりリレーのループ接点渡しの出力に変換するよ
うに構成することにより、最少比の回路構成、最少比の
消費電力からなる制御命令信号の出力回路を実現するこ
とが可能となる。
以下本発明の要旨を第２図に示す実施例により具体的に
説明する。
説明する。
第２図は本発明の詳細な説明するブロック図を示す。尚
５全図を通じて同一符号は同一対象物を示す。
５全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は３２ケの出力を得る制御
命令信号の出力回路２ａであり、その構成は、 第１図で説明したメモリ５０として、１３ビツトのアド
レスで８ビツトの出力を得る１つのＥＦＲＯＭからなる
メモリ （ＥＰＲＯＭ）５０ ａ。
命令信号の出力回路２ａであり、その構成は、 第１図で説明したメモリ５０として、１３ビツトのアド
レスで８ビツトの出力を得る１つのＥＦＲＯＭからなる
メモリ （ＥＰＲＯＭ）５０ ａ。
デコーダ６０として、メモリ （ＥＦＲＯＭ）５０ａの
８ビツトの出力の内それぞれ４ビツトを入力とし、１６
ビツトの出力に変換する２つのデコーダ６０ａ、６０ｂ
。
８ビツトの出力の内それぞれ４ビツトを入力とし、１６
ビツトの出力に変換する２つのデコーダ６０ａ、６０ｂ
。
リレー回路７０ （１） 〜７０ （ｎ）として、３２
の出力に対応して設けられている３２個のＲＬＤＲＶ２
５ （１）〜２５（３２）と、同じ＜３２個のＲＬ２
６ （１）〜２６（３２）がらなったもので構成した例
である。
の出力に対応して設けられている３２個のＲＬＤＲＶ２
５ （１）〜２５（３２）と、同じ＜３２個のＲＬ２
６ （１）〜２６（３２）がらなったもので構成した例
である。
尚、上述の他に第３図で説明した２つのランチ回路２１
．２２と、１つのデータセレクタ回路２３を具備してお
り、制御命令信号は所定プログラムに基づき制御動作を
行うＣＰＵＩからデータバス（ａ）、アドレスバス（ｂ
）及びコントロールバス（ｃ）ヲ介して送出される。
．２２と、１つのデータセレクタ回路２３を具備してお
り、制御命令信号は所定プログラムに基づき制御動作を
行うＣＰＵＩからデータバス（ａ）、アドレスバス（ｂ
）及びコントロールバス（ｃ）ヲ介して送出される。
又、データバスｆａ）からは８ビツトのデータを、アド
レスバス（ｂ）からは１６ビツトのアドレスのうち５ビ
ツトを、コントロールバス（Ｃ）からは１６ビソトのア
ドレスのうち１１ビツトを運び、データハ゛ス（ａ）か
らの８ビツトはランチ回路２１へ、アドレスバス（ｂｌ
からの５ビツトはランチ回路２２ヘラソチし、その制御
をコントロールバス（Ｃ１からの１１ビットで行う。
レスバス（ｂ）からは１６ビツトのアドレスのうち５ビ
ツトを、コントロールバス（Ｃ）からは１６ビソトのア
ドレスのうち１１ビツトを運び、データハ゛ス（ａ）か
らの８ビツトはランチ回路２１へ、アドレスバス（ｂｌ
からの５ビツトはランチ回路２２ヘラソチし、その制御
をコントロールバス（Ｃ１からの１１ビットで行う。
即ち、ラッチ回路２１とラッチ回路２２とからのランチ
ビットをメモリ （ＥＰＲＯＭ）５０ａに対する所定ア
ドレスとしてデータセレクタ回路２３で選択・制御し選
び、そのアドレスに応じた予め古き込まれているデータ
を読み出して、２つのデコーダ６０ａ、６０ｂへ送出す
る。
ビットをメモリ （ＥＰＲＯＭ）５０ａに対する所定ア
ドレスとしてデータセレクタ回路２３で選択・制御し選
び、そのアドレスに応じた予め古き込まれているデータ
を読み出して、２つのデコーダ６０ａ、６０ｂへ送出す
る。
そして、デコーダ６０ａはメモリ （Ｅ Ｐ ＲＯＭ）
５０ａから出力する８ビットのデータの内上位４ビット
を入力し、１６ビツトの出力に変換し、デコーダ６０ｂ
はメモリ （ＥＰＲＯＭ）５０ａから出力する８ビツト
のデータの内下位４ビットを入力し、１６ビツトの出力
に変換する。
５０ａから出力する８ビットのデータの内上位４ビット
を入力し、１６ビツトの出力に変換し、デコーダ６０ｂ
はメモリ （ＥＰＲＯＭ）５０ａから出力する８ビツト
のデータの内下位４ビットを入力し、１６ビツトの出力
に変換する。
２つのデコーダ６０ａ、６０ｂの各１６ビノトの出力（
計３２ケ）には、３２ケのＲＬ、２Ｇ（１）〜２６（３
２）を駆動するためのＲＬ Ｄ ＲＶ２５ （１）〜２
５（３２）があり、この３２ケのデコーダ６０ａ、６０
ｂからの出力で並行して３２ケのリレー２６（１）〜２
６（３２）を動作させる。
計３２ケ）には、３２ケのＲＬ、２Ｇ（１）〜２６（３
２）を駆動するためのＲＬ Ｄ ＲＶ２５ （１）〜２
５（３２）があり、この３２ケのデコーダ６０ａ、６０
ｂからの出力で並行して３２ケのリレー２６（１）〜２
６（３２）を動作させる。
３２ケのＲＬ２６ （１）〜２６（３２）の動作により
、その接点がループ状になり、ｃｐｕ ｔからの制御命
令信号はリレー接点渡しで被制？ｆｆ１回路３ （１）
〜３（３２）へ送出される。
、その接点がループ状になり、ｃｐｕ ｔからの制御命
令信号はリレー接点渡しで被制？ｆｆ１回路３ （１）
〜３（３２）へ送出される。
以上のように、本実施例は制御命令信号を１つのメモリ
（ＥＰＲＯＭ）５０ａと２つのデコーダ６０ａ、６０ｂ
の組み合わせで３２ケのリレー接点渡しの出力として変
換することにより、メモリ（ＥＰＲＯＭ）５０ａを必要
最少比にし、回路構成及び消費電力を必要最小限に抑え
ることが可能となる。
（ＥＰＲＯＭ）５０ａと２つのデコーダ６０ａ、６０ｂ
の組み合わせで３２ケのリレー接点渡しの出力として変
換することにより、メモリ（ＥＰＲＯＭ）５０ａを必要
最少比にし、回路構成及び消費電力を必要最小限に抑え
ることが可能となる。
以上のような本発明によれば、制御命令信号をリレー接
点渡しの出力に変換する出力回路の構成及び消費電力を
必要最小限に抑えることが出来ると言う効果がある。
点渡しの出力に変換する出力回路の構成及び消費電力を
必要最小限に抑えることが出来ると言う効果がある。
２．２ａは制御命令信号の出力回路、
３（１）〜３ （３２）は被制御回路、２Ｌ２２はラッ
チ回路、 ２３はデータセレクタ回路、 ２４（１） 〜２４（４）、５０ａ はメモリ （Ｅ
ＰＲＯＭ）、２５（１）〜２５ （３２）はＲＬＤＲＶ
、２６（１）〜２６ （３２）はＲＬ、 ５０はメモリ、 ６０ 、６０ａ 、 ６０
ｂはデコーダ、７０（１）〜７０ （ｎ） リレー回
路、をそれぞれ示す。
チ回路、 ２３はデータセレクタ回路、 ２４（１） 〜２４（４）、５０ａ はメモリ （Ｅ
ＰＲＯＭ）、２５（１）〜２５ （３２）はＲＬＤＲＶ
、２６（１）〜２６ （３２）はＲＬ、 ５０はメモリ、 ６０ 、６０ａ 、 ６０
ｂはデコーダ、７０（１）〜７０ （ｎ） リレー回
路、をそれぞれ示す。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、をそれぞれ示す。 図において、 １はｃｐｕ。 ′−ミ耳り′ 杢楚日月の、カヒ理と鎮」月ずろフ゛ロソフロ弗 １
図
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、をそれぞれ示す。 図において、 １はｃｐｕ。 ′−ミ耳り′ 杢楚日月の、カヒ理と鎮」月ずろフ゛ロソフロ弗 １
図
Claims (1)
- 【特許請求の範囲】 所定回路より出力された所定制御命令信号をリレー接点
渡しで送出する出力回路であって、受信した所定制御命
令信号を内部に予め書き込まれているデータに変換する
メモリ（５０）と、前記メモリ（５０）でデータ変換し
た該制御命令信号をｎ個のリレーに対応する出力に変換
するデコーダ（６０）と、 前記デコーダ（６０）からの出力で動作し、ｎ個の出力
信号をループ接点渡しで送出するｎ個のリレー回路（７
０（１）〜７０（ｎ））とを備えたことを特徴とする制
御命令信号の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23416488A JPH0281207A (ja) | 1988-09-19 | 1988-09-19 | 制御命令信号の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23416488A JPH0281207A (ja) | 1988-09-19 | 1988-09-19 | 制御命令信号の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281207A true JPH0281207A (ja) | 1990-03-22 |
Family
ID=16966665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23416488A Pending JPH0281207A (ja) | 1988-09-19 | 1988-09-19 | 制御命令信号の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281207A (ja) |
-
1988
- 1988-09-19 JP JP23416488A patent/JPH0281207A/ja active Pending
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