JPH04128953A

JPH04128953A - Ｃｐｕ周辺回路装置

Info

Publication number: JPH04128953A
Application number: JP2252871A
Authority: JP
Inventors: ▲ど▼井　淳; Atsushi Doi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-09-19
Filing date: 1990-09-19
Publication date: 1992-04-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、大規模な複合機能を有するＣＰＵ周辺回路に
関するものである。

（従来の技術）近年、半導体製造技術の進展に伴い、半導体製品の機能
回路を大規模機能セルとして登録し、これらの大規模機
能セルをエンジニアリング・ワーク・ステーション（Ｅ
ＷＳ）上で自動的に自由に組合わせることによって、よ
り大規模な機能回路を容易に且つ短期間で設計する手法
が採用されている。

第５図は複数の大規模機能セルを組み合わせてより大規
模な機能回路を作成する回路構成の従来例を示し、同図
において、１はアドレス入力信号、２はアドレス・トラ
ンシーバ／レシーバ、３はセレクト信号発生用アドレス
信号、３２はセレクト信号発生回路、Ａ、Ｂ、Ｃは各々
セレクト信号、１０．１１．１２は各々大規模機能セル
、８は半導体回路装置であって、アドレス入力信号１は
アドレス・トランシーバ／レシーバ２を介してセレクト
信号発生用アドレス信号３になり、該セレクト信号発生
用アドレス信号３はセレクト信号発生回路３２に入力さ
れてセレクト信号Ａ、Ｂ、Ｃになって大規模機能セル１
０，１１．１２に入力される。

以上のように構成されたＣＰＵ周辺回路について以下そ
の動作を説明する。

まず、アドレス入力信号１がアドレス・トランシーバ／
レシーバに入力されると、アドレス・トランシーバ／レ
シーバ２からは必要なアドレスのみかセレクト信号発生
用アドレス信号３としてセレクト信号発生回路３２に入
力される。そして、セレクト信号発生用アドレス３信号
がセレクト信号発生回路３２に入力されると、セレクト
信号発生回路３２の内部に組み込まれたハードウェアに
よりデコードされてセレクト信号Ａ、Ｂ、Ｃのいずれか
がアクティブ状態になる。これによって、大規模機能セ
ル１０，１１．１２のいずれかが選択され、選択された
大規模機能セル１０．　１１゜１２はＣＰＵ或いは他の
コプロセッサ等の外部装置とのアクセスが可能になるの
である。

（発明が解決しようとする課題）しかるに、前記従来のＣＰＵ周辺回路においては、セレ
クト信号発生回路３２は、設計時に定められたアドレス
入力信号１によってのみセレクト信号Ａ、Ｂ、Ｃをアク
ティブ状態にすることが可能であって、設計後に変更し
たアドレス入力信号１によってはセレクト信号Ａ、Ｂ、
Ｃをアクティブ状態にすることは不可能である。つまり
、１つのコンピュータ・システム構成に従って設計され
たＣＰＵ周辺回路は、他のコンピュータ・システム構成
のもとでは使用できず、従来のＣＰＵ周辺回路は汎用性
を有していないという問題があった。

（発明の目的）本発明は、前記従来のＣＰＵ周辺回路の問題点を解決し
、特定のコンピュータ・システム構成に完全に依存せず
、任意のコンピュータ・システム構成に対して使用可能
な大規模機能セル適用のＣＰＵ周辺回路を実現すること
を目的とする。

（課題を解決するための手段）前記の目的を達成するため、請求項（１）の発明は、セ
レクト信号発生回路におけるアドレス入力信号とアクテ
ィブ状態にさせるセレクト信号との対応関係を変更させ
る制御回路を備えるものである。

具体的に請求項（１）の発明が講じた解決手段は、複数
個の大規模機能セルと、アドレス入力信号に基づいて前
記複数個の大規模機能セルのうちＣＰＵとのアクセスを
可能にする大規模機能セルを選択するセレクト信号を生
成するセレクト信号発生回路と、制御端子を有し該制御
端子が変更操作されることにより前記セレクト信号発生
回路におけるアドレス入力信号とセレクト信号との対応
関係を変更させる制御回路とからなり、プログラマブル
・ロジック・デバイスで構成された制御部とを備えてい
る構成とするものである。

また、請求項（２）の発明は、請求項（１）の発明にお
ける制御部を、プログラマブル・ロジック・デバイスに
代えてフィールド・プログラマブル・ケート・アレイで
構成するものである。

また、請求項（３）の発明では、各々異なるコンピュー
タ・システム構成に対応する複数個のデコーダを備え、
該複数個のデコーダの中から所望のコンピュータ・シス
テム構成に適応するデコーダを選択するものである。

具体的に請求項（３）の発明が講じた解決手段は、複数
個の大規模機能セルと、各々異なるコンピュータ・シス
テム構成に対応する複数個のデコーダと、該複数個のデ
コーダの中から一のコンピュータ・システム構成に適応
するデコーダを選択するデコーダ・セレクト信号発生回
路と、該デコーダ・セレクト信号発生回路により選択さ
れたデコーダから出力される複数のセレクト信号のうち
から、前記複数個の大規模機能セルのうちＣＰＵとのア
クセスを可能にする大規模機能セルを選択するセレクト
信号を選択する信号セレクタとからなる制御部とを備え
ている構成とするものである。

また、請求項（４）の発明では、一のコンピュータシス
テムに対応するアドレス入力信号を他のコンピュータシ
ステムに対応するアドレス入力信号に変換する外付のア
ドレス変換回路を備えるものである。

具体的に請求項（４）の発明が講じた解決手段は、複数
個の大規模機能セルと、一のコンピュータシステムに対
応するアドレス入力信号を受けて該アドレス入力信号を
他のコンピュータシステムに対応する変換アドレス信号
に変換して出力する外付のアドレス変換回路と、前記変
換アドレス信号を受けて前記複数個の大規模機能セルの
うちＣＰＵとのアクセスを可能にする大規模機能セルを
選択するセレクト信号を出力するセレクト信号発生回路
とを備えている構成とするものである。

（作用）請求項（１）及び（２）の発明の構成により、制御端子
を有し該制御端子が変更操作されることによりセレクト
信号発生回路におけるアドレス入力信号とセレクト信号
との対応関係を変更させる制御回路を備えているため、
制御端子を変更操作することによりアドレス入力信号と
セレクト信号との対応関係を変更させることかでき、こ
れにより、他のコンピュータシステムに対応させること
ができる。

請求項（３）の発明の構成により、各々異なるコンピュ
ータ・システム構成に対応する複数個のデコーダと、該
複数個のデコーダの中から一のコンピュータ・システム
構成に適応するデコーダを選択するデコーダ・セレクト
信号発生回路とを備えているため、所望のコンピュータ
ーシステム構成に適応するデコーダを選択することによ
り、複数のコンピュータ・システムに対応させることが
できる。

請求項（４）の発明の構成により、一のコンピュータシ
ステムに対応するアドレス入力信号を受けて該アドレス
入力信号を他のコンピュータシステムに対応する変換ア
ドレス信号に変換して出力する外付のアドレス変換回路
を備えているため、該外付のアドレス変換回路を変更す
ることにより、他のコンピュータシステムに対応させる
ことができる。

（実施例）以下、本発明の実施例を図面に基づき説明する。

第１図は本発明の第１実施例に係るＣＰＵ周辺回路の構
成図を示し、同図において、１はアドレス入力信号、２
はアドレス・トランシーバ／レシーバ、３はセレクト信
号発生用アドレス信号、４はプログラマブル・ロジック
・デバイス（以下、ＰＬＤと称す）、５は前記ＰＬＤＪ
内に構成されたセレクト信号発生回路、６は前記ＰＬＤ
４内に構成され前記セレクト信号発生回路５を制御する
制御回路、７は制御回路６に制御信号を外部から入力す
るためのｎ個の制御端子、８は半導体回路装置、９は前
記ＰＬＤ４で構成された制御部、１０．１１及び１２は
各々第１．第２及び第３の大規模機能セル、Ａ、Ｂ及び
Ｃは各々セレクト信号発生回路５から第１．第２及び第
３の大規模機能セル１０，１１．１２に出力されるセレ
クト信号である。

以上のように構成された本実施例のＣＰＵ周辺回路につ
いて、以下その動作を説明する。

まず、制御部９を、一のコンピュータ・システム構成に
対応するよう、セレクト信号発生用アドレス信号３に基
づいてセレクト信号Ａ、Ｂ、Ｃのいずれかがアクティブ
になるようにプログラムする。例えば、第２図に示すよ
うに、セレクト信号発生用アドレス信号３が（０，０）
のときにはセレクト信号Ａがアクティブに、セレクト信
号発生用アドレス信号３か（０，１）のときにはセレク
ト信号Ｂがアクティブに、セレクト信号発生用アドレス
信号３が（１，０）のときにはセレクト信号Ｃがアクテ
ィブになるようにプログラムする。

このプログラミングの作成及び変更は制御回路６の制御
端子７を操作することにより行なうことかできる。

また、本実施例のＣＰＵ周辺回路を他のコンピュータ・
システム構成に対応させる場合には、例えば、セレクト
信号発生用アドレス信号３か（００）のときにセレクト
信号Ｃがアクティブに、セレクト信号発生用アドレス信
号３が（０，１）のときにセレクト信号Ｂがアクティブ
に、セレクト信号発生用アドレス信号３が（１，０）の
ときにセレクト信号Ａがアクティブになるようにプログ
ラムを変更する。

このように、本第１実施例においては、セレクト信号発
生回路５と制御回路６とからなる制御部９をＰＬＤ４で
構成したので、ＰＬＤ４のプログラムを変更することに
より、一のコンピュータ・システムに対応するセレクト
信号発生回路５を他のコンピュータ・システム構成に対
応させることが可能になり、任意のコンピュータ・シス
テム構成に対応させることができる。

本発明の第２実施例としては、図示は省略しているが、
前記の制御部９を、第１実施例におけるＰＬＤ４に代え
てフィールド・プログラマブル・ゲート・アレイ（ＦＰ
ＧＡ）で構成することができる。そして、このＦＰＧＡ
に前記第１実施例と同様のセレクト信号発生回路５及び
制御回路６を焼き付けることにより、第１実施例と同様
の作用を実現することができる。

第３図は本発明の第３実施例に係るＣＰＵ周辺回路の構
成図を示し、該第３実施例においては、制御部９は、複
数個例えば２つの異なるコンピュータ・システム構成に
各々対応する複数個例えば２つのデコーダ１６．１７と
、該複数個のデコーダ１６．１７のうちからいずれかの
デコーダを選択するデコーダ・セレクト信号１８を出力
するデコーダ・セレクト信号発生回路１９と、選択され
たデコーダ１６．１７から出力されるセレクト信号２１
．２２のうちのいずれの信号をセレクト信号Ａ、　　Ｂ
、　Ｃにするかを選択する信号セレクタ２０とから構成
されており、本第３実施例においても、第１実施例と同
様に、異なるコンピュータ・システム構成に対応するこ
とができる。

第４図は本発明の第４実施例に係るＣＰＵ周辺回路の構
成図を示し、同図において、２７は外付アドレス変換回
路、２８は外付アドレス変換回路２７内に作成されたア
ドレス変換ロジック、２９はアドレス変換ロジック２８
から出力される変換アドレス信号、３０はアドレス変換
ロジ・ンク２８を制御する制御信号、３１は前述のアド
レス・トランシーバ／レシーバ２から出力されるセレク
ト信号発生用アドレス信号３によってセレクト信号Ａ、
Ｂ、Ｃのうちのいずれをアクティブにするか選択するセ
レクト信号発生回路である。

本第４実施例は、アドレス入力信号１を外付アドレス変
換回路２７により変換アドレス信号２９に変換し、該変
換アドレス信号２９をアドレス・トランシーバ／レシー
バ２へ入力することにより、異なるコンピュータ・シス
テム構成に対応することができるものであって、１つの
コンピュータ・システム構成に対応した外付アドレス変
換回路２７を他の外付アドレス変換回路２７に変更する
ことにより、他のコンピュータ・システムに対応するこ
とが可能になる。

尚、前記第１〜第４実施例においては、３つの大規模機
能セル１０．１１．１２を適用したＣＰＵ周辺回路につ
いて説明したが、本発明に係るＣＰＵ周辺回路は、これ
に限られず、少なくとも２つ以上の大規模機能セル適用
のＣＰＵ周辺回路でに応用できる。

（発明の効果）請求項（１）及び（２）の発明に係るＣＰＵ周辺回路は
、制御端子を有し該制御端子か変更操作されることによ
り前記セレクト信号発生回路におけるアドレス入力信号
とセレクト信号との対応関係を変更させる制御回路を備
えているため、該制御端子を変更操作することによりア
ドレス入力信号とセレクト信号との対応関係を変更させ
ることができるので、異なるコンピュータシステムに対
応することができる。

請求項（３）の発明に係るＣＰＵ周辺回路は、各々異な
るコンピュータ・システム構成に対応する複数個のデコ
ーダと、該複数個のデコーダのうちから一のコンピュー
タ・システム構成に適応するデコーダを選択するデコー
ダ・セレクト信号発生回路とを備えているため、複数の
コンピュータ・システムに対応することかできる。

請求項（４）の発明に係るＣＰＵ周辺回路は、一のコン
ピュータシステムに対応するアドレス入力信号を受けて
該アドレス入力信号を他のコンピュタシステムに対応す
る変換アドレス信号に変換して出力する外付のアドレス
変換回路を備えているため、異なるコンピュータシステ
ムに対応することができる。

以上のように請求項（１）〜（４）の発明によると、プ
ログラマブルなセレクト信号の発生が可能になるので、
特定のコンピュータ・システム構成に依存せず、他のコ
ンピュータ・システム構成に対して使用可能な汎用性を
有するＣＰＵ周辺回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例であるＣＰＵ周辺回路装置
の構成図、第２図は前記第１実施例において異なるコン
ピューターシステムに対応するプログラミングの流れを
説明する図、第３図は本発明の第３実施例であるＣＰＵ
周辺回路装置の構成図、第４図は本発明の第４実施例で
あるＣＰＵ周辺回路装置の構成図、第５図は従来のＣＰ
Ｕ周辺回路装置の構成図である。Ａ・・・セレクト信号Ｂ・・・セレクト信号Ｃ・・・セレクト信号１・・・アドレス人力信号２・・・アドレス・トランシーバ／レシーバ３・・・セ
レクト信号発生用アドレス信号４・・・プログラマブル
・ロジック・デバイス（フィールド−プログラマブル・
ゲー・アレイ）５・・・セレクト信号発生回路６・・・制御回路７・・・制御端子８・・・半導体回路装置９・・・制御部０・・・第１の大規模機能セルト・・第２の大規模機能セルト１２・・・第３の大規模機能セル１６・・・デコーダ１７・・・デコーダ１８・・・デコーダ・セレクト信号１９・・・デコーダ・セレクト信号発生回路２０・・・
信号セレクタ２１・・・セレクト信号群２２・・・セレクト信号群２７・・・外付アドレス変換回路２８・・・アドレス変換ロジック２９・・・変換アドレス３０・・・制御信号３１・・・セレクト信号発生回路３２・・・セレクト信号発生回路

Claims

【特許請求の範囲】

（１）複数個の大規模機能セルと、アドレス入力信号に基づいて前記複数個の大規模機能セ
ルのうちＣＰＵとのアクセスを可能にする大規模機能セ
ルを選択するセレクト信号を生成するセレクト信号発生
回路と、制御端子を有し該制御端子が変更操作されるこ
とにより前記セレクト信号発生回路におけるアドレス入
力信号とセレクト信号との対応関係を変更させる制御回
路とからなり、プログラマブル・ロジック・デバイスで
構成された制御部とを備えていることを特徴とするＣＰＵ周辺回路装置。
（２）前記制御部は、プログラマブル・ロジック・デバ
イスに代えてフィールド・プログラマブル・ゲート・ア
レイで構成されている請求項（１）に記載のＣＰＵ周辺
回路装置。
（３）複数個の大規模機能セルと、各々異なるコンピュータ・システム構成に対応する複数
個のデコーダと、該複数個のデコーダの中から一のコン
ピュータ・システム構成に適応するデコーダを選択する
デコーダ・セレクト信号発生回路と、該デコーダ・セレ
クト信号発生回路により選択されたデコーダから出力さ
れる複数のセレクト信号のうちから、前記複数個の大規
模機能セルのうちＣＰＵとのアクセスを可能にする大規
模機能セルを選択するセレクト信号を選択する信号セレ
クタとからなる制御部とを備えていることを特徴とするＣＰＵ周辺回路装置。
（４）複数個の大規模機能セルと、一のコンピュータシステムに対応するアドレス入力信号
を受けて該アドレス入力信号を他のコンピュータシステ
ムに対応する変換アドレス信号に変換して出力する外付
のアドレス変換回路と、前記変換アドレス信号を受けて前記複数個の大規模機能
セルのうちＣＰＵとのアクセスを可能にする大規模機能
セルを選択するセレクト信号を生成するセレクト信号発
生回路とを備えていることを特徴とするＣＰＵ周辺回路装置。