JPH0586013B2 - - Google Patents
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- Publication number
- JPH0586013B2 JPH0586013B2 JP58134079A JP13407983A JPH0586013B2 JP H0586013 B2 JPH0586013 B2 JP H0586013B2 JP 58134079 A JP58134079 A JP 58134079A JP 13407983 A JP13407983 A JP 13407983A JP H0586013 B2 JPH0586013 B2 JP H0586013B2
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- JP
- Japan
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- relay
- selection
- contact
- output
- power
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Description
【発明の詳細な説明】
本発明は符号化選択信号に応じた接点出力を得
る選択リレー出力回路に関する。
る選択リレー出力回路に関する。
この種の従来回路は第１図又は第２図に示すも
のがある。第１図において、デコーダ１は符号化
選択信号をデコードして対応する選択リレー２1
〜２oを少なくとも１つ駆動し、リレー２1〜２o
の各接点３1〜３oはコモン端子COMと出力端子
OUT1〜OUToに接続されて接点出力として取出
される。この回路において、接点出力容量（電流
しや断能力）を大きくするには各リレーに接点容
量の大きいものを使用することが考えられるが、
リレー自体の大型化で実装スペースや価格の点で
不都合が生じる。
のがある。第１図において、デコーダ１は符号化
選択信号をデコードして対応する選択リレー２1
〜２oを少なくとも１つ駆動し、リレー２1〜２o
の各接点３1〜３oはコモン端子COMと出力端子
OUT1〜OUToに接続されて接点出力として取出
される。この回路において、接点出力容量（電流
しや断能力）を大きくするには各リレーに接点容
量の大きいものを使用することが考えられるが、
リレー自体の大型化で実装スペースや価格の点で
不都合が生じる。
第２図は各リレー２1〜２oの接点３1〜３oとコ
モン端子COM間に接点容量の大きいパワーリレ
ー４の接点４1を共通の出力接点として設け、こ
のリレー４の駆動はタイミング回路５によつて第
３図に示すタイミングで制御する構成にされる。
すなわち、タイミング回路５はデコーダ１から選
択信号のタイミンナグを得手選択リレー２1〜２o
の接点閉動作に遅れて接点４1を閉じるようリレ
ー４を駆動し、逆に選択リレーの開動作前に接点
４1を開くようリレー４を駆動し、出力電流の開
閉はリレー４の接点４1に負担させることにより、
選択リレー２1〜２oにはその接点に電流しや断能
力の小さいものを使用可能にする。
モン端子COM間に接点容量の大きいパワーリレ
ー４の接点４1を共通の出力接点として設け、こ
のリレー４の駆動はタイミング回路５によつて第
３図に示すタイミングで制御する構成にされる。
すなわち、タイミング回路５はデコーダ１から選
択信号のタイミンナグを得手選択リレー２1〜２o
の接点閉動作に遅れて接点４1を閉じるようリレ
ー４を駆動し、逆に選択リレーの開動作前に接点
４1を開くようリレー４を駆動し、出力電流の開
閉はリレー４の接点４1に負担させることにより、
選択リレー２1〜２oにはその接点に電流しや断能
力の小さいものを使用可能にする。
しかし、この第２図に示す回路では、タイミン
グ回路５に補助リレーやタイマなどを多数必要と
し、回路も複雑になるし、選択符号と選択リレー
とのタイミング上の関係の変更に合わせて再調整
を必要とするなど汎用性に劣るし接点４1と他の
接点の協調性がくずれる恐れがあつた。
グ回路５に補助リレーやタイマなどを多数必要と
し、回路も複雑になるし、選択符号と選択リレー
とのタイミング上の関係の変更に合わせて再調整
を必要とするなど汎用性に劣るし接点４1と他の
接点の協調性がくずれる恐れがあつた。
本発明の目的は、パワーリレーと選択リレーの
動作タイミングを確実にしかも変更を容易にした
選択リレー出力回路を提供するにある。
動作タイミングを確実にしかも変更を容易にした
選択リレー出力回路を提供するにある。
本発明は、パワーリレー及び選択リレーの制御
をマイクロコンピユータによりプログラム処理
し、各リレーの補助接点状態から夫々の接点動作
データを取込んで制御タイミング及び処理の可否
を決定することを特徴とする。
をマイクロコンピユータによりプログラム処理
し、各リレーの補助接点状態から夫々の接点動作
データを取込んで制御タイミング及び処理の可否
を決定することを特徴とする。
第４図は本発明の一実施例を示す回路構成図で
ある。パワーリレー４及び選択リレー２1〜２oは
その接点４1を共通出力接点とし接点３1〜３oを
選択出力接点とした接続される。パワーリレー４
及び選択リレー２1〜２oはマイクロコンピユータ
６のデイジタル出力回路７の各チヤンネル出力と
して駆動される。また、パワーリレー４及び選択
リレー２1〜２oは夫々の補助接点８1及び９1〜９o
が接点８1は単独で、接点９1〜９oは並列接続で
マイクロコンピユータ６のデイジタル入力回路１
０にチヤネル接続され、夫々の接点状態すなわち
リレー４，２1〜２oの動作状態がオン・オフ信号
として取込まれる。デイジタル入力回路１０は選
択信号を取込むチヤネルも具える。マイクロコン
ピユータ６はデイジタル出力回路７、入力回路１
０をCPU１１及びメモリ１２と共にバス結合し、
CPU１１はメモリ１２のプログラムに従つて選
択信号に対応するリレー２1〜２oを選択制御し、
その制御にパワーリレー４のタイミング制御及び
各リレーの補助接点８1，９1〜９oの状態データ
を取込む。
ある。パワーリレー４及び選択リレー２1〜２oは
その接点４1を共通出力接点とし接点３1〜３oを
選択出力接点とした接続される。パワーリレー４
及び選択リレー２1〜２oはマイクロコンピユータ
６のデイジタル出力回路７の各チヤンネル出力と
して駆動される。また、パワーリレー４及び選択
リレー２1〜２oは夫々の補助接点８1及び９1〜９o
が接点８1は単独で、接点９1〜９oは並列接続で
マイクロコンピユータ６のデイジタル入力回路１
０にチヤネル接続され、夫々の接点状態すなわち
リレー４，２1〜２oの動作状態がオン・オフ信号
として取込まれる。デイジタル入力回路１０は選
択信号を取込むチヤネルも具える。マイクロコン
ピユータ６はデイジタル出力回路７、入力回路１
０をCPU１１及びメモリ１２と共にバス結合し、
CPU１１はメモリ１２のプログラムに従つて選
択信号に対応するリレー２1〜２oを選択制御し、
その制御にパワーリレー４のタイミング制御及び
各リレーの補助接点８1，９1〜９oの状態データ
を取込む。
以下、マイクロコンピユータ６の制御態様を第
３図のタイムチヤートを参照して説明する。
３図のタイムチヤートを参照して説明する。
デイジタル入力回路１０を通して取込む選択信
号（第３図のt1）はCPU１１において各選択リレ
ー２1〜２oに割当てる符号と比較することで選択
されたリレーを判定する（デコード機能）。次に、
選択されたリレーに対応するチヤネル出力をデイ
ジタル出力回路７から出力させ、当該選択リレー
を駆動させる。この選択リレーの駆動により、そ
の接点状態が変化したことを入力回路１０を通し
てCPU１１に取込み（時刻t2）、このデータから
CPU１１は出力回路７を通してパワーリレー４
の駆動制御をする。パワーリレー４の接点４1の
オン時には既に選択されたリレーの接点が閉じて
おり、リレー４の接点オン時（時刻t3）には出力
端子OUT1〜OUToのうちの少なくとも１つから
外部出力を得ることができる。
号（第３図のt1）はCPU１１において各選択リレ
ー２1〜２oに割当てる符号と比較することで選択
されたリレーを判定する（デコード機能）。次に、
選択されたリレーに対応するチヤネル出力をデイ
ジタル出力回路７から出力させ、当該選択リレー
を駆動させる。この選択リレーの駆動により、そ
の接点状態が変化したことを入力回路１０を通し
てCPU１１に取込み（時刻t2）、このデータから
CPU１１は出力回路７を通してパワーリレー４
の駆動制御をする。パワーリレー４の接点４1の
オン時には既に選択されたリレーの接点が閉じて
おり、リレー４の接点オン時（時刻t3）には出力
端子OUT1〜OUToのうちの少なくとも１つから
外部出力を得ることができる。
次に、選択信号が停止されたとき（時刻t4）、
CPU１１はまずパワーリレー４の駆動を停止し、
パワーリレー４の接点４1が開いたことを補助接
点８1の状態から判別して選択していたリレーを
駆動停止させる（時刻t3）。従つて、パワーリレ
ー４の接点開時（時刻t6）には選択リレーの接点
は未だ閉じており、パワーリレーによる外部出力
しや断をする。
CPU１１はまずパワーリレー４の駆動を停止し、
パワーリレー４の接点４1が開いたことを補助接
点８1の状態から判別して選択していたリレーを
駆動停止させる（時刻t3）。従つて、パワーリレ
ー４の接点開時（時刻t6）には選択リレーの接点
は未だ閉じており、パワーリレーによる外部出力
しや断をする。
従つて、本発明によれば、選択リレーの接点に
共通に直列接続のパワーリレー接点を設け、外部
出力の開閉にはパワーリレー接点の開閉で行な
い、選択リレーの接点は外部出力を選択する選択
リレー出力回路において、パワーリレー及び選択
リレーの駆動条件及びタイミング処理にはパワー
リレー及び選択リレーの補助接点の状態から得る
ため、簡単なプログラムにして確実なタイミング
での制御を可能にする。また、マイクロコンピユ
ータは外部出力対象機器の制御中枢部として機能
させる場合にはリレー制御及びデコード機能をそ
の一部機能として持たせ、リレー出力回路の制御
手段を特別に用意する必要性を解消する。
共通に直列接続のパワーリレー接点を設け、外部
出力の開閉にはパワーリレー接点の開閉で行な
い、選択リレーの接点は外部出力を選択する選択
リレー出力回路において、パワーリレー及び選択
リレーの駆動条件及びタイミング処理にはパワー
リレー及び選択リレーの補助接点の状態から得る
ため、簡単なプログラムにして確実なタイミング
での制御を可能にする。また、マイクロコンピユ
ータは外部出力対象機器の制御中枢部として機能
させる場合にはリレー制御及びデコード機能をそ
の一部機能として持たせ、リレー出力回路の制御
手段を特別に用意する必要性を解消する。
なお、実施例において、選択リレーの補助接点
は並列接続で共通入力としているが、これは補助
接点状態データを個別に取込む構成にして一層正
確な制御を可能にする。
は並列接続で共通入力としているが、これは補助
接点状態データを個別に取込む構成にして一層正
確な制御を可能にする。
第１図及び第２図は従来の選択リレー出力回路
図、第３図は第２図及び第４図におけるタイムチ
ヤート、第４図は本発明の一実施例を示す回路図
である。 ２1，２2，２o……選択リレー、４……パワー
リレー、６……マイクロコンピユータ、７……デ
イジタル出力回路、８1……パワーリレーの補助
接点、９1、９2，９o……選択リレーの補助接点、
１０……デイジタル入力回路、１１……CPU、
１２……メモリ。
図、第３図は第２図及び第４図におけるタイムチ
ヤート、第４図は本発明の一実施例を示す回路図
である。 ２1，２2，２o……選択リレー、４……パワー
リレー、６……マイクロコンピユータ、７……デ
イジタル出力回路、８1……パワーリレーの補助
接点、９1、９2，９o……選択リレーの補助接点、
１０……デイジタル入力回路、１１……CPU、
１２……メモリ。
Claims (1)
- １ 符号化選択信号に応じて複数の選択リレーの
うちの少なくとも１つを駆動して当該選択リレー
の接点出力を外部出力として得る選択リレー出力
回路において、上記選択リレーの各接点に共通に
直列接続した大容量接点を有するパワーリレー
と、このパワーリレーと上記選択リレーを駆動で
きる出力回路及び該パワーリレーと選択リレーの
補助接点の動作状態を入力できる入力回路を有す
るマイクロコンピユータとを含み、このマイクロ
コンピユータは符号化選択信号に応じて上記選択
リレーを選択駆動及び駆動停止し、この駆動時間
内にパワーリレーを駆動するよう上記補助接点の
動作状態によつて制御する構成にしたことを特徴
とする選択リレー出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13407983A JPS6025127A (ja) | 1983-07-21 | 1983-07-21 | 選択リレ−出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13407983A JPS6025127A (ja) | 1983-07-21 | 1983-07-21 | 選択リレ−出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6025127A JPS6025127A (ja) | 1985-02-07 |
| JPH0586013B2 true JPH0586013B2 (ja) | 1993-12-09 |
Family
ID=15119905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13407983A Granted JPS6025127A (ja) | 1983-07-21 | 1983-07-21 | 選択リレ−出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025127A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586912B1 (en) | 2002-01-09 | 2003-07-01 | Quallion Llc | Method and apparatus for amplitude limiting battery temperature spikes |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0647783Y2 (ja) * | 1987-09-08 | 1994-12-07 | 株式会社細川洋行 | 包装袋用ラミネートフィルム |
-
1983
- 1983-07-21 JP JP13407983A patent/JPS6025127A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6025127A (ja) | 1985-02-07 |
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