JPH0281251A - マイクロコンピュータのシリアル・インターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明はマイクロコンピュータに内蔵されるシリアル
・インターフェースに関する。

（ロ）従来の技術 マイクロコンピュータに内蔵される非同期シリアル・イ
ンターフェースは、転送レートおよび送／受信モードを
設定するモードレジスタと、送信するデータを一時的に
格納する第１のデータ・レジスタと、受Ｈされたデータ
を一時的に格納する第２のデータ・レジスタと、パラレ
ルインφシリアルアウトの第１のシフトレジスタと、シ
リアルイン・パラレルアウトの第２のシフトレジスタと
、シフトパルス・カウンタおよびボーレート・ジェネレ
ータにより構成され、その動作はシリアル・ポート出力
命令の実行により、転送データを内部バスより第１のデ
ータ・レジスタを介して第１のシフトレジスタに格納し
、シフトパルスφカウンタがオーバフロー信号を出力す
るまで、ボーレート・ジェネレータが出力するシフトパ
ルスにより、そのデータを第１のシフトレジスタのＭＳ
ＢあるいはＬＳＢより順次、シリアル・ポートに出力し
、あるいはシリアル・ポートに受信するデータを、シフ
トパルス・カウンタがオーバブロー信号を出力するまで
、ボーレート・ジェネレータが出力するシフトパルスに
より、第２のシフトレジスタのＭＳＢあるいはＬＳＢに
順次入力し、しかる後に第２のデータ・レジスタを介し
て内部バスに得るというものである。

このようなシリアルφインターフェースは、プロセッサ
間のデータ転送を少ないポートで行え、データ入出力の
ためのプログラム、割込処理の負担が軽い利点を有する
反面、シフトレジスタ、データ・レジスタおよびシフト
パルス・カウンタの形成に多くの素子を必要とする欠点
を有している。

さらに、今日のデータ転送はデータの透過性あるいは信
頼性向上のため、転送フレームが長くなる傾向にあり、
例えばＨＬ　Ｄ　Ｃ（ｈｉｇｈ　１ｅｖｅｌ　ｄａｔａ
ｌｉｎｋ　ｃｏｎｔｒｏｌ）では、８ビツトのデータ転
送に、８ビツトのステートシーケンス、８ビツトのアド
レス、８ビツトのコマンドあるいはレスポンス、８ビツ
トのデータ、１６ビツトのフレーム検査シーケンスおよ
び８ビツトのストップシーケンスの５６ビツトにもおよ
ぶデータ転送が行われるが、限定されたチップ内に多く
の機能を内蔵するマイクロコンピュータにあっては、前
記１６ビツトのフレーム検査シーケンスの転送データを
格納し、転送する少なくとも１６ビツトのシフトレジス
タ、データ・レジスタおよびカウンタを必要とスルコの
ＨＬＤＣを実現することは困難であった。

（ハ）発明が解決しようとする課題 この発明は上記した点に鑑みてなされたものであって、
少ない素子により構成しうるシリアル・インターフェー
スを提供することにある。

（ニ）問題点を解決するための手段 この発明は、ｎビットのデータ・レジスタと、ボーレー
ト・ジェネレータと、該ボーレート・ジェネレータのク
ロックをカウントする（ｎ＋１）進カウンタと、該（ｎ
＋１）進カウンタの各段の出力により制御きれ前記デー
タ・レジスタの各ビットをポートに接読するゲートと、
ＳＴＡＲＴ信号によりリセットされ、前記（ｎ＋１）進
カウンタの（ｎ＋１）段出力によりセットされるＲＳフ
リップフロップと、該ＲＳフリップフロップの出力に基
づいて、前記（ｎ＋１）進カウンタのｎ段出力をその初
段に選択入力するゲートから構成される。

（＊）作用 上記構成は、（ｎ＋１）進カウンタを２度カウント動作
させ、もって２ｎのビット長のデータ転送を可能とする
よう作用する。

（へ）実施例 以下、図面を参照してこの発明の一実施例を説明する。

第１図において、符号（１）は内部バス、〈２）は転送
レート、送受信モードおよび送受信フラグ等がセットさ
れるモード・レジスタ、　（３）　、　（４）はそれぞ
れ第一、第二の１１ビツト長のデータ・レジスタ、（５
）はボーレート・ジェネレータ、（６）および（７）は
スタート信号検出回路であり、ＦＦＡ、〜ＦＦ　Ａ　Ｉ
　１およびＦＦ０〜ＦＦ□、はＤフリップフロップ、Ｆ
Ｆ、およびＦ　Ｆ　ｔはＲＳフリップフロップである。

次に、上記構成のインターフェースの動作を始めに送信
モードについて説明する。

データをシリアル・ポートＳ。Ｕ？に出力する命令の実
行により、内部バス（１）のデータがデータ・レジスタ
（３）に格納されると共に、ＳＴＡＲＴ信号が生成きれ
て、ＲＳフリップフロップＦＦ。

がリセットされる。きらに、ＨＩ端子が瞬時“Ｈ”にさ
れ、ゲートＧ、およびオアゲートＧ、を介してＤフリッ
プフロップＦＦＡ、のＤ端子に入力され、ボーレート・
ジェネレータ＜５）の転送りロックＣＫ、のポジティブ
・エツジにてラッチされる。

よって、ＤフリップフロップＦＦＡ＊のＱ出力Ａ。

は第２図（ａ）にＡ、とじて図示するものとなる。そし
て、このＡ、出力はＭＯＳゲートＧＡｏを制御し、デー
タ・レジスタ（３）のスタート・ビットをシリアル・ポ
ートＳ。ＩｊＴに出力すると共に次段のＤフリップフロ
ップＦＦＡ、のＤ端子に入力される。

続いて、ＤフリップフロップＦＦＡｌも同様に後続のＣ
Ｋ、のポジティブ・エツジにてＤ入力をラッチするため
、ＤフリップフロップＦＦＡｌのＱ出力Ａ、は第２図（
ａ）にＡ、として図示するものとなる。そして、このＡ
、出力はＭＯＳゲートＧＡ、を制御し、データ・レジス
タ（３）のデータＤ、をシリアル・ポートＳ。ｕ７に出
力すると共に次段のＤフッツブフロップＦＦＡｌのＤ端
子に入力される。以下、同様に繰り返されてＤフリップ
フロップＦＦＡ１゜のＱ出力Ａ１゜が出力されると、こ
のＡ１゜出力はＭＯＳゲートＧ　Ａ　Ｉ　Ｏを制御しス
トップ・ビットをシリアル・ポートＳ。ｏｌに出力する
と共に、ＤフリップフロップＦＦＡＩＩさらにアンドゲ
ートＧ！に入力される。

ところで、最初のＡ１゜が出力されるときにはＲＳフリ
ップフロップＦＦ、がＳＴＡＲＴ信号によりリセットき
れており、そのＱ出力“Ｌ　Ｉ＋をインバータＩ、によ
り反転し入力するアンドゲートＧ。

はオンし、このＡ１゜出力をＤフリップフロップＦＦ　
Ａ６のＤ端子に入力する。そこで、再びＡ６〜Ａ１゜を
出力する動作が繰り返される。

なお、ＤフリップフロップＦＦＡ、の２度目のＡ。

出力に前後して、最初のＡ、。を入力するＤフッツブフ
ロップＦＦＡｌはＡ目を出力し、これによりＲＳフリッ
プフロップＦＦ、がセットされ、そのＱ出力“Ｈ”をイ
ンバータＩＩにて反転した“Ｌ”信号が入力されるアン
ドゲートＧ、がオフするため、２度目のＡ、。出力がＤ
フリップフロップＦＦ１．のＤ端子に入力されることは
ない。

さて、上記したように１回のシリアル・ポートに出力す
る命令の実行により、２度にわたりデータ・レジスタ（
３）のデータをシリアル・ポートＳ。、Ｊｒに出力する
この発明のシリアル・インターフェースハ、このシリア
ル信号を受信するシステムにて、２度の受信データを比
較することにより転送エラーのチエツクをするよう利用
できると共に、ＤフッツブフロップＦＦＡｌあるいはＦ
ＦＡｌ６が最初のＡ、あるいはＡ１６を出力し、これに
よりＭＯＳゲートがオンし、ストップ・ビットをシリア
ル・ポートＳ。、Ｊ−ｒに出力するときに、先の命令と
異なる命令により、内部バス１よりデータ・レジスタ（
３）に新たなデータを格納させることにより、２倍のビ
ット長のデータ転送をするよう利用ができ、さらにまた
データ・レジスタ（３）を２本の８ビツト・データ・レ
ジスタにより構成し、転送が終了したデータ・レジスタ
に交互に８ビツト・データを格納させることにより、１
６ビツト・データのより高速な転送ができ、前述のＨＤ
ＬＣに適応可能となる。

続いて、受信モード時の動作を説明をする。

シリアル・ポートＳＩＮにシリアル・データを受信し、
スタート検出回路（６）がそのスタート・ビットを検知
し、第２［ｍ（ｂ）にＢ、とじて図示する信号Ｂ０を出
力すると、これによりＭＯＳゲートＧ、。がオンしデー
タ・レジスタ（４）にスタート・ビットがセットされる
。また、スタート検出回路（６）のスタート・ビット検
知によりボーレート・ジェネレータ（５）が起動し、転
送りロックＣＫ、が生成され、ＤフリップフロップＦＦ
□はＣＫ　ｔのポジティブ・エツジにて先の信号Ｂ０を
ラッチし、第２図（ｂ）にＢ１として図示するＱ出力Ｂ
、を出力する。ひらにまた、スタート検出回路（７）が
スタート・ビットを検知することによってＲＳフリップ
フロップＦＦ、かリセットされる。

Ｂ１が出力されるときには、シリアル・ポートＳＩＮに
はデータＤ、が入力されており、ＭｏｓゲートＧｌｌは
これをデータ・レジスタ（４）のＬＳＢにセットする。

以下、同様に動作しＤフリップフロップＦＦ、、。がＱ
出力ＢＩ６を出力すると、ＭＯＳゲートＧ、。がオンし
、これにより２つ目のストップ・ビットがデータ・レジ
スタ（４）にセットきれると共に、ＲＳフリップフロッ
プＦＦ、のリセット出力′Ｌ”をインバータＩ、により
反転した信号により制御されるアンドゲートＧ４がＢ１
゜出力をＤフリップフロップＦＦ、。に入力する。これ
により、送信モード時と同様にして再び続く８ビツト・
データの受信が行われる。

以上、全二重非同期シリアル・インターフェースを例に
この発明を説明したが、この発明はいかなるシリアル・
インターフェースにも適用可能であることを付記する。

（））発明の効果 この発明によれば、同一データを続けて転送することが
可能であるばかりか、少ない素子にてシリアル・インタ
ーフェースが構成でき、ＨＬＤＣ（ｈｉｇｈ　１ｅｖｅ
ｌ　ｄａｔａ　１ｉｎｋ　ｃｏｎｔｒｏｌ　）に対応可
能なマイクロコンピュータを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図＜８
）は入力モード時のタイミング・チャート、第２図（ｂ
）は出力モード時のタイミング・チャートである。 （１）・・・内部ハス、（２）・・・モード・レジスタ
、（３）、　（４）・・・データ・レジスタ、　（５）
・・・ボーレート・ジェネレータ、（６）、（７）・・
・スタート信号検出回路。

Claims (1)

【特許請求の範囲】
1. （１）ｎビットのデータ・レジスタと、ボーレート・ジ
   ェネレータと、該ボーレート・ジェネレータのクロック
   をカウントする（ｎ＋１）進カウンタと、該（ｎ＋１）
   進カウンタの各段の出力により制御され前記データ・レ
   ジスタの各ビットをポートに接続するゲートと、ＳＴＡ
   ＲＴ信号によりリセットされ、前記（ｎ＋１）進カウン
   タの（ｎ＋１）段出力によりセットされるＲＳフリップ
   フロップと、該ＲＳフリップフロップの出力に基づいて
   、前記（ｎ＋１）進カウンタのｎ段出力をその初段に選
   択入力するゲートからなるマイクロコンピュータのシリ
   アル・インターフェース。