JPH0282293A - 駆動回路 - Google Patents
駆動回路Info
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- JPH0282293A JPH0282293A JP63233433A JP23343388A JPH0282293A JP H0282293 A JPH0282293 A JP H0282293A JP 63233433 A JP63233433 A JP 63233433A JP 23343388 A JP23343388 A JP 23343388A JP H0282293 A JPH0282293 A JP H0282293A
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- power supply
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/735—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
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- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は駆動回路及びＥＬ表示装置に係り、特に容量性
負荷の高電圧駆動に好適な駆動回路及び、この駆動回路
を使用したＥＬ表示装置に関する。
負荷の高電圧駆動に好適な駆動回路及び、この駆動回路
を使用したＥＬ表示装置に関する。
〔従来の技術）
ＥＬパネル、圧電素子等容量性負荷は一般に高電圧駆動
となりその駆動回路には高耐圧が要求される。また容量
性負荷の駆動回路は一般に負荷を充電する為のソース側
スイッチと一旦充電された負荷を放電する為のシンク側
スイッチとを具備する必要がある。
となりその駆動回路には高耐圧が要求される。また容量
性負荷の駆動回路は一般に負荷を充電する為のソース側
スイッチと一旦充電された負荷を放電する為のシンク側
スイッチとを具備する必要がある。
ＥＬパネル等の容量性マトリクス負荷の駆動回路は多数
の出力チャンネルを集積化することが要望されるが、集
積化に際しては駆動回路の消費電力低減が重要な課題で
ある。消費電力低減及び負荷電流駆動能力向上をはかり
特開昭６０−２０８１１９号記載の様にサイリスタを用
いた駆動回路例もある。
の出力チャンネルを集積化することが要望されるが、集
積化に際しては駆動回路の消費電力低減が重要な課題で
ある。消費電力低減及び負荷電流駆動能力向上をはかり
特開昭６０−２０８１１９号記載の様にサイリスタを用
いた駆動回路例もある。
これを第２図に示す。
第２ＷＩにおいて、電源端子２０１にアノードを、出力
端子２０３にカソードをそれぞれ接続したサイリスタ８
と、サイリスタ８のカソードゲートにカソードを、カソ
ードにアノードをそれぞれ接続したダイオード９と、コ
レクタをサイリスタ８のアノードゲートに、エミッタを
抵抗１２を介して電源端子２０２にそれぞれ接続したＮ
ＰＮトランジスタ１１と、コレクタをサイリスタ８のカ
ソードゲートに、エミッタを電源端子２０２にそれぞれ
接続したＮＰＮトランジスタ１０とが設けられ出力部を
構成している。ＮＰＮトランジスタ１０゜１１のベース
は、ロジック回路２０６からの信号に応じ上述の出力部
の駆動を行なうバッファ回路２０７丙のＰＭＯＳトラン
ジスタ７２．７１のドレインにそれぞれ接続しており、
またＰＭＯＳトランジスタ７１．７２のソースは低圧電
源端子２０４に接続している。ロジック回路２０６は入
力端子２０５の入力信号に応じバッファ回路２０７の制
御を行なうものであり、出力部を多数チャンネル集積化
した場合などはシフトレジスタ及びラッチ回路等で構成
される。出力端子３に接続した容量性負荷１３の駆動に
つき以下説明する。
端子２０３にカソードをそれぞれ接続したサイリスタ８
と、サイリスタ８のカソードゲートにカソードを、カソ
ードにアノードをそれぞれ接続したダイオード９と、コ
レクタをサイリスタ８のアノードゲートに、エミッタを
抵抗１２を介して電源端子２０２にそれぞれ接続したＮ
ＰＮトランジスタ１１と、コレクタをサイリスタ８のカ
ソードゲートに、エミッタを電源端子２０２にそれぞれ
接続したＮＰＮトランジスタ１０とが設けられ出力部を
構成している。ＮＰＮトランジスタ１０゜１１のベース
は、ロジック回路２０６からの信号に応じ上述の出力部
の駆動を行なうバッファ回路２０７丙のＰＭＯＳトラン
ジスタ７２．７１のドレインにそれぞれ接続しており、
またＰＭＯＳトランジスタ７１．７２のソースは低圧電
源端子２０４に接続している。ロジック回路２０６は入
力端子２０５の入力信号に応じバッファ回路２０７の制
御を行なうものであり、出力部を多数チャンネル集積化
した場合などはシフトレジスタ及びラッチ回路等で構成
される。出力端子３に接続した容量性負荷１３の駆動に
つき以下説明する。
いま電源端子２０１は正の高電圧Ｖ）ＩＰに、ｆｆｉ源
端子２０２はＧＮＤにバイアスされているものとする。
端子２０２はＧＮＤにバイアスされているものとする。
容量性負荷１３を正の高電圧ＶＨＰに充電する場合は、
ＮＰＮトランジスタ１０をオフ状態としサイリスタ８を
オンすれば良い。サイリスタ８のオン駆動はバッファ回
路２０７内ＰＭＯＳトランジスタ７１をオンとじＮＰＮ
トランジスタ１１をオンすることによりサイリスタ８の
アノードゲートよりゲート駆動電流を引き抜いて行なう
。このゲート駆動電流は高電圧ＶＨＰにバイアスされた
電源端子２０１よりもたらされる。
ＮＰＮトランジスタ１０をオフ状態としサイリスタ８を
オンすれば良い。サイリスタ８のオン駆動はバッファ回
路２０７内ＰＭＯＳトランジスタ７１をオンとじＮＰＮ
トランジスタ１１をオンすることによりサイリスタ８の
アノードゲートよりゲート駆動電流を引き抜いて行なう
。このゲート駆動電流は高電圧ＶＨＰにバイアスされた
電源端子２０１よりもたらされる。
次に高電圧ＶＨＰに充電された容量性負荷１３を放電す
る場合はサイリスタ８はオフ状態としＮＰＮトランジス
タ１０をオンすれば良い、ＮＰＮトランジスタ１０はバ
ッファ回路２０７内ＰＭＯ８Ｉ。
る場合はサイリスタ８はオフ状態としＮＰＮトランジス
タ１０をオンすれば良い、ＮＰＮトランジスタ１０はバ
ッファ回路２０７内ＰＭＯ８Ｉ。
ランジスタフ２をオンとし低圧電源端子２０４よリベー
ス電流を供給することによりオンする。第２図の回路で
は容量性負荷１３の放電々流はダイオード９を介してＮ
ＰＮトランジスタ１０に流れる為、サイリスタ８のカソ
ードゲート・カソード間が逆バイアスされまたサイリス
タ８のカソードゲートはＮＰＮトランジスタ１０により
ＧＮＤ側にバイアスされる為サイリスタ８の誤動作を防
止することができる。
ス電流を供給することによりオンする。第２図の回路で
は容量性負荷１３の放電々流はダイオード９を介してＮ
ＰＮトランジスタ１０に流れる為、サイリスタ８のカソ
ードゲート・カソード間が逆バイアスされまたサイリス
タ８のカソードゲートはＮＰＮトランジスタ１０により
ＧＮＤ側にバイアスされる為サイリスタ８の誤動作を防
止することができる。
第２図の駆動回路をＥＬパネル走査側電極の駆動に適用
した場合につき以下説明する。
した場合につき以下説明する。
ＥＬパネルは順次選択的に高電圧が印加される走査側電
極と、これに同期して発光・非発光データに応じて比較
的低い電圧が印加されるデータ側電極とが互いに交差し
て設けられ、両電極間にＥＬ層が形成されたものである
。走査側電極とデータ側電極とに挾まれた部分が１つの
画素となっており等測的に容量性負荷である。その発光
開始電圧は特開昭６０−９７３９４号にも記載の様に２
００（Ｖ）程度と高電圧である。またＥＬパネルは分極
効果を有する為交流駆動が行なわれる。すなわちＥＬ画
素を一旦ある電圧極性で充電２発光した後この放電を行
なってもＥＬ画素内部に先に印加した電圧極性を打ち消
す方向に分極が発生し、再度同極性の電圧印加により充
電２発光させた場合発光輝度が低下することになる。そ
こで−旦発光させたＥＬ画素を再度発光する場合は、前
回と逆極性の電圧印加とする必要がある。この様なＥＬ
パネルの駆動方法を述べた例としては、シャープ技法、
１９８７年第３８号ｒＴＦ−ＥＬデイスプレィの双方向
性Ｐｕ５ｈ −Ｐｕ１ｌ対称駆動方式ｊ等の文献がある
。
極と、これに同期して発光・非発光データに応じて比較
的低い電圧が印加されるデータ側電極とが互いに交差し
て設けられ、両電極間にＥＬ層が形成されたものである
。走査側電極とデータ側電極とに挾まれた部分が１つの
画素となっており等測的に容量性負荷である。その発光
開始電圧は特開昭６０−９７３９４号にも記載の様に２
００（Ｖ）程度と高電圧である。またＥＬパネルは分極
効果を有する為交流駆動が行なわれる。すなわちＥＬ画
素を一旦ある電圧極性で充電２発光した後この放電を行
なってもＥＬ画素内部に先に印加した電圧極性を打ち消
す方向に分極が発生し、再度同極性の電圧印加により充
電２発光させた場合発光輝度が低下することになる。そ
こで−旦発光させたＥＬ画素を再度発光する場合は、前
回と逆極性の電圧印加とする必要がある。この様なＥＬ
パネルの駆動方法を述べた例としては、シャープ技法、
１９８７年第３８号ｒＴＦ−ＥＬデイスプレィの双方向
性Ｐｕ５ｈ −Ｐｕ１ｌ対称駆動方式ｊ等の文献がある
。
第２図の駆動回路を多数チャンネル集積化し、上記ＥＬ
パネルの走査側電極の駆動に適用した例を第３図に示す
。
パネルの走査側電極の駆動に適用した例を第３図に示す
。
第３図において、電源端子２０１及び電源端子２０２を
共通端子として第２図におけるサイリスタ８及びＮＰＮ
トランジスタ１０．１１等が各チャンネル銀膜けられて
いる。各チャンネルにおける出力端子３１，３２．・・
・は各々１本の走査側電極に相当する。またＣ１．Ｃ２
等は各２１本のデータ側電極に相当し、それら両電極間
に接続する容量性負荷３１１，３１２等は各々１画素に
相当する。以降容量性負荷３１１，３１２等を画素３１
１．３１２等と記すことにする。
共通端子として第２図におけるサイリスタ８及びＮＰＮ
トランジスタ１０．１１等が各チャンネル銀膜けられて
いる。各チャンネルにおける出力端子３１，３２．・・
・は各々１本の走査側電極に相当する。またＣ１．Ｃ２
等は各２１本のデータ側電極に相当し、それら両電極間
に接続する容量性負荷３１１，３１２等は各々１画素に
相当する。以降容量性負荷３１１，３１２等を画素３１
１．３１２等と記すことにする。
走査側電極の駆動回路は前記文献例にも記載の様に、デ
ータ側電極に対し正・負両極性の高電圧を印加する為そ
の電源ラインすなわち第３図における電源端子２０１，
２０２，２０４等はフローティングとし制御信号はホト
カプラ等を用いて入力される。また低圧電源端子２０４
は常に電源端子２０２を基準として５（ｖ）程度の電位
が保たれる。
ータ側電極に対し正・負両極性の高電圧を印加する為そ
の電源ラインすなわち第３図における電源端子２０１，
２０２，２０４等はフローティングとし制御信号はホト
カプラ等を用いて入力される。また低圧電源端子２０４
は常に電源端子２０２を基準として５（ｖ）程度の電位
が保たれる。
まず走査側電極３１に正の高電圧ＶＩＰを印加して画素
の充電１発行を行なう場合につき述べる。
の充電１発行を行なう場合につき述べる。
いま電源端子２０１が正の高電圧ＶＩＰに、電源端子２
０２がＯ（Ｖ）にバイアスされ、またデータ側電極Ｃ１
が０（ｖ）に、Ｃ２が電圧Ｖｏにバイアスされているも
のとする。なおＥＬ画素の発光開始電圧をｖＴとすれば
、Ｖｎｐ＞Ｖｔで且っＶＨＰ−ＶＤ＜ＶＴの関係にある
ものとする。この状態でサイリスタ８１のみをオンとす
ることにより走査側電［ｔ３１に正の高電圧ＶＩＰが送
出される。
０２がＯ（Ｖ）にバイアスされ、またデータ側電極Ｃ１
が０（ｖ）に、Ｃ２が電圧Ｖｏにバイアスされているも
のとする。なおＥＬ画素の発光開始電圧をｖＴとすれば
、Ｖｎｐ＞Ｖｔで且っＶＨＰ−ＶＤ＜ＶＴの関係にある
ものとする。この状態でサイリスタ８１のみをオンとす
ることにより走査側電［ｔ３１に正の高電圧ＶＩＰが送
出される。
このとき画素３１１の両端電圧はＶｏｐとなり発光開始
電圧ＶＴを超え画素３１１は発光する。一方、画素３１
２の両端電圧はＶＩＰ−Ｖｏとなる為、発光開始電圧Ｖ
ｒに達せず画素３１２は発光しない。
電圧ＶＴを超え画素３１１は発光する。一方、画素３１
２の両端電圧はＶＩＰ−Ｖｏとなる為、発光開始電圧Ｖ
ｒに達せず画素３１２は発光しない。
この様にデータ側電極に印加される比較的低い電圧Ｖｏ
により選択走査側電極（上記の場合走査側電極３１）上
の画素の発光・非発光を決めることができる。
により選択走査側電極（上記の場合走査側電極３１）上
の画素の発光・非発光を決めることができる。
上記圧の高電圧ＶＨＰによる画素の充電２発光（或いは
非発光）を行なった後は、次の駆動タイミングに備え画
素の放電を行なう、走査側電極・３１上の画素の放電は
ＮＰＮトランジスタ１０１をオンすれば良い０以上で走
査側電極３１の駆動が終了し１次の走査側電極３２が選
択、駆動される。この様にして全走査側電極が選択、駆
動し終えると再び最初の走査側電極３１の選択に戻るが
、ＥＬ画素の分極効果の為、今回は前回とは逆極性の電
圧印加とする必要がある。そこで今度は電源端子２を負
の高電圧ｖＩＩＮに、電源端子２０１を０（Ｖ）にバイ
アスし、ＮＰＮトランジスタ１０１のみをオンとし走査
側電極３１に負の高電圧ＶＨＮを送出する。ここでＶＩ
ＩＮはｌ ＶＩＩＮ ｌ ＜Ｖｒで且つＩＶＩＩＮｌ＋
ＶＤ＞ＶＴの関係にあるものとする。
非発光）を行なった後は、次の駆動タイミングに備え画
素の放電を行なう、走査側電極・３１上の画素の放電は
ＮＰＮトランジスタ１０１をオンすれば良い０以上で走
査側電極３１の駆動が終了し１次の走査側電極３２が選
択、駆動される。この様にして全走査側電極が選択、駆
動し終えると再び最初の走査側電極３１の選択に戻るが
、ＥＬ画素の分極効果の為、今回は前回とは逆極性の電
圧印加とする必要がある。そこで今度は電源端子２を負
の高電圧ｖＩＩＮに、電源端子２０１を０（Ｖ）にバイ
アスし、ＮＰＮトランジスタ１０１のみをオンとし走査
側電極３１に負の高電圧ＶＨＮを送出する。ここでＶＩ
ＩＮはｌ ＶＩＩＮ ｌ ＜Ｖｒで且つＩＶＩＩＮｌ＋
ＶＤ＞ＶＴの関係にあるものとする。
いまデータ側電極Ｃ１がＯ（Ｖ）、Ｃ２が電圧Ｖｏにバ
イアスされていたとすると、画素３１１はその両端電圧
がＩＶＨＮＩであるから発光開始電圧Ｖｔに達せず発光
しない。一方画素３１２はその両端電圧がｌ ＶＨＮ
ｌ ＋Ｖｏとなるから発光開始電圧Ｖｔを超え発光する
。
イアスされていたとすると、画素３１１はその両端電圧
がＩＶＨＮＩであるから発光開始電圧Ｖｔに達せず発光
しない。一方画素３１２はその両端電圧がｌ ＶＨＮ
ｌ ＋Ｖｏとなるから発光開始電圧Ｖｔを超え発光する
。
この負の高電圧ＶＨＮによる画素の充電２発光（或いは
非発光）後は、サイリスタ８１をオンし走査側電極３１
上の画素を放電し次の走査側電極３２の選択に移行する
。
非発光）後は、サイリスタ８１をオンし走査側電極３１
上の画素を放電し次の走査側電極３２の選択に移行する
。
前記文献例においては、１走査電極毎に印加電圧の極性
を反転する駆動法となっているが、いずれにしても１走
査電極についてみた場合毎回電圧極性を反転して選択、
駆動されることになる。この為電源端子２０１，２０２
は外部スイッチング素子により印加電圧が切換えられる
。
を反転する駆動法となっているが、いずれにしても１走
査電極についてみた場合毎回電圧極性を反転して選択、
駆動されることになる。この為電源端子２０１，２０２
は外部スイッチング素子により印加電圧が切換えられる
。
上記従来回路では、サイリスタ８のオン駆動電流すなわ
ちゲート駆動電流はＮＰＮトランジスタ１１を介して電
源端子２０１から電源端子２０２へ流れるが、電源端子
２０１は電源端子２０２に対して高電位に有る為、ゲー
ト駆動電流による消費電力が大きくなるという問題があ
る。これについては特願昭６３−１５８２９号記載のよ
うにロジック回路２０６内にワンショット回路を設けＰ
ＭＯ８ｉ−ランジスタフ１及びＮＰＮトランジスタ１１
をパルス動作させることによりサイリスタ８のゲー１へ
駆動電流を実効的に低減し、消費電力低減をはかること
も可能であるが、ロジック回路の複雑化ひいてはチップ
面積の増大にもつながる。またこのパルス駆動の場合、
−旦サイリスタ８がオンした後ゲート電流が無くなる為
サイリスタ８を流れる電流すなわち画素充電々流等がサ
イリスタ８の保持電流以下となるとサイリスタ８がオフ
してしまう為画素の充電々圧を低下させるという問題も
ある。また第３図の如く多数チャンネル集積化した場合
、従来回路構成では電源端子２０１，２０２間には高電
位差が生ずる為出力端子間が外部で短絡されると隣接チ
ャンネル間で電源端子２０１〜ソース側スイツチング素
子（例えばサイリスタ８１）〜シンク側スイッチング素
子（例えばＮＰＮトランジスタ１０２）〜電源端子２０
２の経路で短絡電流が流れることがある。すなわち例え
ば走査側電極３１を選択圧の高電圧ＶＩＰを印加し、他
の走査側電ＷＡ３２．・・・はＯＶ、よってＮ Ｐ Ｎ
Ｉ−ランジスタ１ｏ２．・・・等をオンする様な場合
である。
ちゲート駆動電流はＮＰＮトランジスタ１１を介して電
源端子２０１から電源端子２０２へ流れるが、電源端子
２０１は電源端子２０２に対して高電位に有る為、ゲー
ト駆動電流による消費電力が大きくなるという問題があ
る。これについては特願昭６３−１５８２９号記載のよ
うにロジック回路２０６内にワンショット回路を設けＰ
ＭＯ８ｉ−ランジスタフ１及びＮＰＮトランジスタ１１
をパルス動作させることによりサイリスタ８のゲー１へ
駆動電流を実効的に低減し、消費電力低減をはかること
も可能であるが、ロジック回路の複雑化ひいてはチップ
面積の増大にもつながる。またこのパルス駆動の場合、
−旦サイリスタ８がオンした後ゲート電流が無くなる為
サイリスタ８を流れる電流すなわち画素充電々流等がサ
イリスタ８の保持電流以下となるとサイリスタ８がオフ
してしまう為画素の充電々圧を低下させるという問題も
ある。また第３図の如く多数チャンネル集積化した場合
、従来回路構成では電源端子２０１，２０２間には高電
位差が生ずる為出力端子間が外部で短絡されると隣接チ
ャンネル間で電源端子２０１〜ソース側スイツチング素
子（例えばサイリスタ８１）〜シンク側スイッチング素
子（例えばＮＰＮトランジスタ１０２）〜電源端子２０
２の経路で短絡電流が流れることがある。すなわち例え
ば走査側電極３１を選択圧の高電圧ＶＩＰを印加し、他
の走査側電ＷＡ３２．・・・はＯＶ、よってＮ Ｐ Ｎ
Ｉ−ランジスタ１ｏ２．・・・等をオンする様な場合
である。
上記短絡電流を制限し集積回路の破壊を防止するにはソ
ース側或いはシンク側スイッチング素子に電流制限機能
を持たせねばならない。第２図、第３図の例ではシンク
側にＮＰＮトランジスタを用いこれをはたしている。
ース側或いはシンク側スイッチング素子に電流制限機能
を持たせねばならない。第２図、第３図の例ではシンク
側にＮＰＮトランジスタを用いこれをはたしている。
以上の如〈従来回路では負荷駆動電流能力に制限を与え
ねばならない場合が有る。これはパネルの大型化に伴な
いますます電流駆動能力を必要とされるＥＬ表示装置へ
の適用の上で問題である。
ねばならない場合が有る。これはパネルの大型化に伴な
いますます電流駆動能力を必要とされるＥＬ表示装置へ
の適用の上で問題である。
本発明の目的は、上述の問題を解決した容量性負荷の駆
動に適した駆動回路を提供するもので。
動に適した駆動回路を提供するもので。
具体的には回路を複雑化することなく消費電力を低減し
、またサイリスタを用いた場合にサイリスタの保持電流
の影響を無くすことのできる駆動回路を得ることにある
。
、またサイリスタを用いた場合にサイリスタの保持電流
の影響を無くすことのできる駆動回路を得ることにある
。
本発明の他の目的は、低費消電力で電流駆動能力の向上
を図ったＥＬ表示装置を提供するにある。
を図ったＥＬ表示装置を提供するにある。
本発明の更に他の目的は、実施例の説明から明らかにな
ろう。
ろう。
上記目的の１つは、駆動回路を第２の電源端子と出力端
子との間にソース側スイッチング素子を、また出力端子
と第１の電源端子との間にシンク側スイッチング素子を
設け、第２の電源端子は第１の電源端子より所定電位だ
け高く保持され、かつ両電源端子には一方が正の高圧電
源、負の高圧電源又は接地電位に接続されているときは
他方がフローティング状態に保持されるように構成する
ことにより達成される。ここで言う所定電位とは、ソー
ス側及びシンク側の各スイッチング素子をオンオフ制御
する制御部を駆動するに十分な大きさで高圧電源の電圧
より小さい値をいう。
子との間にソース側スイッチング素子を、また出力端子
と第１の電源端子との間にシンク側スイッチング素子を
設け、第２の電源端子は第１の電源端子より所定電位だ
け高く保持され、かつ両電源端子には一方が正の高圧電
源、負の高圧電源又は接地電位に接続されているときは
他方がフローティング状態に保持されるように構成する
ことにより達成される。ここで言う所定電位とは、ソー
ス側及びシンク側の各スイッチング素子をオンオフ制御
する制御部を駆動するに十分な大きさで高圧電源の電圧
より小さい値をいう。
上記目的の他は、ＥＬ層と、ＥＬ層の一方側に並設した
複数の走査電極と、ＥＬ層の他方側に並設した複数のデ
ータ１！極とを具備するＥＬ表示部の各走査電極に上記
した駆動回路の出力端子を接続することによって達成さ
れる。
複数の走査電極と、ＥＬ層の他方側に並設した複数のデ
ータ１！極とを具備するＥＬ表示部の各走査電極に上記
した駆動回路の出力端子を接続することによって達成さ
れる。
出力端子に正の高電圧ＶＨＰを送出する時は、例えば第
２の電源端子に正の高電圧ｖＩＩＰを印加し第１の電源
端子はフローティングとしてソース側スイッチング素子
をオンする。第２の電源端子は第１の電源端子に対し常
に５（ｖ）程度の低電位差に保たれる為、この場合第１
の電源端子は第２の電源端子の正の高電位Ｖｏｐよりも
５（ｖ）程度低い電位となる。サイリスタ等のソース側
スイッチング素子のオン駆動電流は第２の電源端子より
第１の電源端子へ向って流すことにより得ることができ
、よってその消費電力を大幅に低減することができる。
２の電源端子に正の高電圧ｖＩＩＰを印加し第１の電源
端子はフローティングとしてソース側スイッチング素子
をオンする。第２の電源端子は第１の電源端子に対し常
に５（ｖ）程度の低電位差に保たれる為、この場合第１
の電源端子は第２の電源端子の正の高電位Ｖｏｐよりも
５（ｖ）程度低い電位となる。サイリスタ等のソース側
スイッチング素子のオン駆動電流は第２の電源端子より
第１の電源端子へ向って流すことにより得ることができ
、よってその消費電力を大幅に低減することができる。
この為前記パルス駆動等の手段を用いなくでも消費電力
の問題を解決することができ、またさらに必要な期間オ
ン駆動電流を流し続けることによりサイリスタを用いた
場合の保持電流の問題も回避することができる。
の問題を解決することができ、またさらに必要な期間オ
ン駆動電流を流し続けることによりサイリスタを用いた
場合の保持電流の問題も回避することができる。
出力端子に負の高電圧ＶＨＳを送出する時は、例えば第
１の電源端子に負の高電圧Ｖ）ＩＮを印加し第２の電源
端子をフローティングとしてシンク側スイッチング素子
をオンする。シンク側スイッチング素子のオン駆動電流
は従来通り第２の電源端子より供給することができる為
、その消費電力は小さい。
１の電源端子に負の高電圧Ｖ）ＩＮを印加し第２の電源
端子をフローティングとしてシンク側スイッチング素子
をオンする。シンク側スイッチング素子のオン駆動電流
は従来通り第２の電源端子より供給することができる為
、その消費電力は小さい。
以上述べた様にソース側、シンク側いずれのスイッチン
グ素子も低圧電源にて駆動することができ、よってスイ
ッチング素子としてトランジスタを用いた場合はその駆
動電流すなわちベース電流を大きく設定することができ
る為、スイッチング素子の負荷電流駆動能力を向上する
ことができる。
グ素子も低圧電源にて駆動することができ、よってスイ
ッチング素子としてトランジスタを用いた場合はその駆
動電流すなわちベース電流を大きく設定することができ
る為、スイッチング素子の負荷電流駆動能力を向上する
ことができる。
また、第１の電源端子、第２の電源端子はいずれか一方
に高電圧が印加されるときはもう一方の電源端子がフロ
ーティング状態となる為、駆動回路全体が印加された高
電圧の電位に上昇或いは下降する。よって駆動回路を多
数チャンネル集積化した場合において隣接チャンネルの
出力端子間が外部で短絡されたとしても駆動回路内部に
高圧電源の短絡電流が流れることは無い。短絡した出力
端子に接続している負荷が同時に駆動されるのみである
。その為駆動回路のソース側；シンク側いずれのスイッ
チング素子も電流制限機能を特に必要とせず、よってい
ずれのスイッチング素子をもサイリスタを用いソース、
シンク共に電流駆動能力を容易に向上させることができ
る。
に高電圧が印加されるときはもう一方の電源端子がフロ
ーティング状態となる為、駆動回路全体が印加された高
電圧の電位に上昇或いは下降する。よって駆動回路を多
数チャンネル集積化した場合において隣接チャンネルの
出力端子間が外部で短絡されたとしても駆動回路内部に
高圧電源の短絡電流が流れることは無い。短絡した出力
端子に接続している負荷が同時に駆動されるのみである
。その為駆動回路のソース側；シンク側いずれのスイッ
チング素子も電流制限機能を特に必要とせず、よってい
ずれのスイッチング素子をもサイリスタを用いソース、
シンク共に電流駆動能力を容易に向上させることができ
る。
以下、本発明の第１の実施例を第１図により説明する。
第１図において、電源端子４にアノードをダイオード１
６のアノードにカソードをそれぞれ接続したサイリスタ
１５と、カソードを出力端子３に接続したダイオード１
６と、出力端子３にアノードを電源端子２にカソードを
それぞれ接続したサイリスタ１４と、が設けられ出力部
を構成している。サイリスタ１４のカソードゲートはバ
ッファ回路７内のＰＭＯＳトランジスタ７３のドレイン
に接続しまたＰＭＯＳトランジスタ７３のソースは電源
端子４に接続している。サイリスタ１５ノアノードゲー
トはバッファ回路７内のＮＭＯＳトランジスタ７４のド
レインに接続し、ＮＭＯＳトランジスタ７４のソースは
電源端子２に接続している。また入力端子５の入力信号
に応じてバッファ回路７及び出力部を制御する為のロジ
ック回路６が設けられている。また入力端子５にアノー
ドを電源端子４にカソードをそれぞれ接続したダイオー
ド１７と、電源端子２にアノードを入力端子５にカソー
ドをそれぞれ接続したダイオード１８とが設けられてい
る。容量性負荷１３は出力端子３に接続している。電源
端子２と４との間に低電圧電源ＶＢが接続されている。
６のアノードにカソードをそれぞれ接続したサイリスタ
１５と、カソードを出力端子３に接続したダイオード１
６と、出力端子３にアノードを電源端子２にカソードを
それぞれ接続したサイリスタ１４と、が設けられ出力部
を構成している。サイリスタ１４のカソードゲートはバ
ッファ回路７内のＰＭＯＳトランジスタ７３のドレイン
に接続しまたＰＭＯＳトランジスタ７３のソースは電源
端子４に接続している。サイリスタ１５ノアノードゲー
トはバッファ回路７内のＮＭＯＳトランジスタ７４のド
レインに接続し、ＮＭＯＳトランジスタ７４のソースは
電源端子２に接続している。また入力端子５の入力信号
に応じてバッファ回路７及び出力部を制御する為のロジ
ック回路６が設けられている。また入力端子５にアノー
ドを電源端子４にカソードをそれぞれ接続したダイオー
ド１７と、電源端子２にアノードを入力端子５にカソー
ドをそれぞれ接続したダイオード１８とが設けられてい
る。容量性負荷１３は出力端子３に接続している。電源
端子２と４との間に低電圧電源ＶＢが接続されている。
低電圧電源Ｖａはトランス等により絶縁されたフローテ
ィング電源で電源端子４を電源端子２に対して常に５ｖ
程度の電位に保持している。電源端子４は外部スイッチ
ング素子Ｓ１を介して正の高圧電源ＶＨＰに、外部スイ
ッチング素子Ｓ２を介して接地電位に、また外部スイッ
チング素子Ｓ３を介して負の高圧電源ＶＨＮに接続され
ている。電源端子２は外部スイッチング素子Ｓ４を介し
て正の高圧電源Ｖｕｐに、外部スイッチング素子Ｓ６を
介して接地電位に、また外部スイッチング素子Ｓａを介
して負の高圧電源ＶＨＮに接続されている。尚、入力端
子５に入力する制御信号は、ホトカプラ等のアイソレー
タを用いて入力する。以下、この動作につき説明する。
ィング電源で電源端子４を電源端子２に対して常に５ｖ
程度の電位に保持している。電源端子４は外部スイッチ
ング素子Ｓ１を介して正の高圧電源ＶＨＰに、外部スイ
ッチング素子Ｓ２を介して接地電位に、また外部スイッ
チング素子Ｓ３を介して負の高圧電源ＶＨＮに接続され
ている。電源端子２は外部スイッチング素子Ｓ４を介し
て正の高圧電源Ｖｕｐに、外部スイッチング素子Ｓ６を
介して接地電位に、また外部スイッチング素子Ｓａを介
して負の高圧電源ＶＨＮに接続されている。尚、入力端
子５に入力する制御信号は、ホトカプラ等のアイソレー
タを用いて入力する。以下、この動作につき説明する。
まず出力端子３に正の高電圧ＶＨＰを送出する場合は、
外部スイッチング素子Ｓ１をオン、外部スイッチング素
子Ｓｔ、Ｓ３．Ｓ４．Ｓａ、Ｓａをオフした状態でサイ
リスタ１５をオンする。サイリスタ１５はバッファ回路
７内のＮＭＯＳトランジスタ７４をオンとしアノードゲ
ートからゲート駆動電流を引き抜きオンすることができ
る。このゲート駆動電流は低電圧電源Ｖａより供給され
電源端子４と１！源端子２との間で流れる為そ°の消費
電力は小さい、容量性負荷１３の充電々流は電源端子４
〜サイリスタ１５〜ダイオード１６〜容量性負荷１３〜
ＧＮＤの経路で流れる。
外部スイッチング素子Ｓ１をオン、外部スイッチング素
子Ｓｔ、Ｓ３．Ｓ４．Ｓａ、Ｓａをオフした状態でサイ
リスタ１５をオンする。サイリスタ１５はバッファ回路
７内のＮＭＯＳトランジスタ７４をオンとしアノードゲ
ートからゲート駆動電流を引き抜きオンすることができ
る。このゲート駆動電流は低電圧電源Ｖａより供給され
電源端子４と１！源端子２との間で流れる為そ°の消費
電力は小さい、容量性負荷１３の充電々流は電源端子４
〜サイリスタ１５〜ダイオード１６〜容量性負荷１３〜
ＧＮＤの経路で流れる。
正の高電圧Ｖｏｐに充電された容量性負荷１３を放電す
る場合は外部スイッチング素子ＳＬ、 ８２゜Ｓ４，８
３．Ｓｅをオフ、外部スイッチング素子ＳＩｓをオンと
した状態でサイリスタ１４をオンする。
る場合は外部スイッチング素子ＳＬ、 ８２゜Ｓ４，８
３．Ｓｅをオフ、外部スイッチング素子ＳＩｓをオンと
した状態でサイリスタ１４をオンする。
サイリスタ１４はバッファ回路７内のＰＭＯＳトランジ
スタ７３をオンとじカソードゲートにゲート駆動電流を
供給することによりオンする。このゲート駆動電流もや
はり低電圧Ｖａにより供給され電源端子４と電源端子２
との間で流れる為、消費電力は小さくてすむ。容量性負
荷１３の放電々流はサイリスタ１４を介して電源端子２
へ流れる。
スタ７３をオンとじカソードゲートにゲート駆動電流を
供給することによりオンする。このゲート駆動電流もや
はり低電圧Ｖａにより供給され電源端子４と電源端子２
との間で流れる為、消費電力は小さくてすむ。容量性負
荷１３の放電々流はサイリスタ１４を介して電源端子２
へ流れる。
次に負の高電圧ＶＨＳで容量性負荷１３を充電する場合
は、外部スツチング素子Ｓｌｖ ＳＫＩ Ｓｓ。
は、外部スツチング素子Ｓｌｖ ＳＫＩ Ｓｓ。
Ｓａ、 Ｓ４をオフ、外部スイッチング素子Ｓ６をオン
とし電源端子２に負の高電圧ＶＨＮを印加しサイリスタ
１４をオンする。サイリスタ１４がオンすると容量性負
荷１３より電源端子２へ向って充電々流が流れ、容量性
負荷１３は負の高電圧Ｖ）ＩＮに充電される。ここでサ
イリスタ１４のゲート駆動電流は上記同様低電圧電源Ｖ
Ｂより供給され電源端子４と電源端子２との間で流れる
。
とし電源端子２に負の高電圧ＶＨＮを印加しサイリスタ
１４をオンする。サイリスタ１４がオンすると容量性負
荷１３より電源端子２へ向って充電々流が流れ、容量性
負荷１３は負の高電圧Ｖ）ＩＮに充電される。ここでサ
イリスタ１４のゲート駆動電流は上記同様低電圧電源Ｖ
Ｂより供給され電源端子４と電源端子２との間で流れる
。
負の高電圧ＶＨＮに充電された容量性負荷１３を放電す
る場合は外部スイッチング素子Ｓｔ、 Ｓ３゜Ｓ４．Ｓ
ｓ、Ｓｓをオフ、外部スイッチング素子Ｓ２をオンとし
、電源端子４をＯ（Ｖ）にバイアスしサイリスタ１５を
オンする。サイリスタ１５は前記同様ＰＭＯＳトランジ
スタ７４をオンすることにより電源端子４から電源端子
２へ向かってゲート駆動電流を流すことによりオンでき
る。サイリスタ１５のオンにより、容量性負荷１３の放
電々流が電源端子４からサイリスタ１５、ダイオード１
６を介して容量性負荷１３へ流れる。
る場合は外部スイッチング素子Ｓｔ、 Ｓ３゜Ｓ４．Ｓ
ｓ、Ｓｓをオフ、外部スイッチング素子Ｓ２をオンとし
、電源端子４をＯ（Ｖ）にバイアスしサイリスタ１５を
オンする。サイリスタ１５は前記同様ＰＭＯＳトランジ
スタ７４をオンすることにより電源端子４から電源端子
２へ向かってゲート駆動電流を流すことによりオンでき
る。サイリスタ１５のオンにより、容量性負荷１３の放
電々流が電源端子４からサイリスタ１５、ダイオード１
６を介して容量性負荷１３へ流れる。
尚、本実施例においては、電源端子２或いは電源端：Ｆ
′４のいずれか一方のみで容量性負荷１３の充放電を行
なうことも可能である。例えば、電源端子２のみをしよ
うする場合、容量性負荷１３に電流を供給するとき即ち
正の高電圧ＶＨＰへの充電及び負の高電圧に充電した後
の放電において、電源端子２からダイオード１８−ダイ
オード１７一サイリスタ１５−ダイオード１６−出力端
子３の経路で電流を流すことができる。一方、容量性負
荷１３より電流を引き抜く場合については、前記実施例
の説明と同様にサイリスタ１４をオンすればよい。
′４のいずれか一方のみで容量性負荷１３の充放電を行
なうことも可能である。例えば、電源端子２のみをしよ
うする場合、容量性負荷１３に電流を供給するとき即ち
正の高電圧ＶＨＰへの充電及び負の高電圧に充電した後
の放電において、電源端子２からダイオード１８−ダイ
オード１７一サイリスタ１５−ダイオード１６−出力端
子３の経路で電流を流すことができる。一方、容量性負
荷１３より電流を引き抜く場合については、前記実施例
の説明と同様にサイリスタ１４をオンすればよい。
電源端子４のみを使用する場合についても、ダイオード
１８．１７の経路を利用することで同様に容量性負荷１
３の充放電が可能である。
１８．１７の経路を利用することで同様に容量性負荷１
３の充放電が可能である。
以上の様に高電圧を印加する端子を共有化した場合、第
１図における外部スイッチング素子群Ｓ１＋ ３２＋
Ｓ１１又は８番、ｓ！１．Ｓｓのうちいずれか一方を削
減することができる。
１図における外部スイッチング素子群Ｓ１＋ ３２＋
Ｓ１１又は８番、ｓ！１．Ｓｓのうちいずれか一方を削
減することができる。
また１本実施例によれば、容量性負荷１３の正。
負の高電圧駆動が可能であり、しかもソース側スイッチ
ング素子、シンク側スイッチング素子のいずれも５ｖ程
度の低電圧系で制御することができる為、高圧スイッチ
ング素子の駆動における消費電力を大幅に低減でき集積
化に有利な駆動回路を得ることができる。第１図におい
ては、負荷駆動電流能力を向上する為にスイッチング素
子とじてサイリスタ１４．１５を用いているが、スイッ
チング素子をトランジスタとしても同様の動作を行なう
ことができる。但しトランジスタの場合はサイリスタの
ゲート駆動電流に対し一般に大きなベース電流を必要と
し、また負荷電流駆動能力の点からもサイリスタの方が
有利である。サイリスタを用いた場合の問題点として保
持電流があるが、本実施例によればゲート駆動電流の消
費電力を大幅に低減する効果が有る為必要な期間ゲート
電流を流し続けることによりこれを解決できる。一般に
サイリスタのオンに必要なゲート電流は１００（μＡ）
〜数百（μＡ）程度であり、第１図における電源端子２
，４間の電位差を５（ｖ）とすれば、ゲート駆動電流に
よる消費電力は１００（μＡ’）Ｘ５ （Ｖ）＝０．５
（ｍＷ）程度と極めて小さい、なお第１図におけるサ
イリスタ１４゜１５及びダイオード１６は高耐圧素子で
あり、サイリスタ１４は順・逆共に高圧を有しているも
のとする。また、ダイオード１８．１７はロジック回路
６がＣＭＯＳトランジスタで構成される場合は、その入
力ゲート保護素子として一般に設けられるものでありこ
れを利用しても良い。
ング素子、シンク側スイッチング素子のいずれも５ｖ程
度の低電圧系で制御することができる為、高圧スイッチ
ング素子の駆動における消費電力を大幅に低減でき集積
化に有利な駆動回路を得ることができる。第１図におい
ては、負荷駆動電流能力を向上する為にスイッチング素
子とじてサイリスタ１４．１５を用いているが、スイッ
チング素子をトランジスタとしても同様の動作を行なう
ことができる。但しトランジスタの場合はサイリスタの
ゲート駆動電流に対し一般に大きなベース電流を必要と
し、また負荷電流駆動能力の点からもサイリスタの方が
有利である。サイリスタを用いた場合の問題点として保
持電流があるが、本実施例によればゲート駆動電流の消
費電力を大幅に低減する効果が有る為必要な期間ゲート
電流を流し続けることによりこれを解決できる。一般に
サイリスタのオンに必要なゲート電流は１００（μＡ）
〜数百（μＡ）程度であり、第１図における電源端子２
，４間の電位差を５（ｖ）とすれば、ゲート駆動電流に
よる消費電力は１００（μＡ’）Ｘ５ （Ｖ）＝０．５
（ｍＷ）程度と極めて小さい、なお第１図におけるサ
イリスタ１４゜１５及びダイオード１６は高耐圧素子で
あり、サイリスタ１４は順・逆共に高圧を有しているも
のとする。また、ダイオード１８．１７はロジック回路
６がＣＭＯＳトランジスタで構成される場合は、その入
力ゲート保護素子として一般に設けられるものでありこ
れを利用しても良い。
以上の如く本実施例は電源端子２．４のいずれか一方を
フローティング状態とすることにより、容量性負荷の正
、負高電圧駆動が可能となる為、電源ラインをフローテ
ィングとして駆動されるＥＬパネル走査側駆動回路とし
て最適である。
フローティング状態とすることにより、容量性負荷の正
、負高電圧駆動が可能となる為、電源ラインをフローテ
ィングとして駆動されるＥＬパネル走査側駆動回路とし
て最適である。
第４図は、第１図に示される本発明の第１の実施例をＥ
Ｌパネル走査側電極の駆動に適用した例で各電源端子へ
の電位付与手段は省略して示しである。
Ｌパネル走査側電極の駆動に適用した例で各電源端子へ
の電位付与手段は省略して示しである。
第４図において、電源端子２及び４を共通端子として第
１図に示す回路の出力部が多数チャンネル設けられ、各
チャンネルにおける出力端子３１゜３２、・・・等は各
々ＥＬ表示パネルの１本の走査側電極に接続している。
１図に示す回路の出力部が多数チャンネル設けられ、各
チャンネルにおける出力端子３１゜３２、・・・等は各
々ＥＬ表示パネルの１本の走査側電極に接続している。
またＣｔ、Ｃｚｔ・・・等はデータ側電極を示し、ＥＬ
Ｆ層の両側に並設される走査側電極とデータ側電極とが
交差したところにＥＬ画素３１１，３１２となる。・・
・また電源端子２．４は使用状態においていずれか一方
がフローティング状態となるようにし、電源端子４は常
に電源端子２を基準として５（ｖ）程度の高電位に保た
れているものとする。
Ｆ層の両側に並設される走査側電極とデータ側電極とが
交差したところにＥＬ画素３１１，３１２となる。・・
・また電源端子２．４は使用状態においていずれか一方
がフローティング状態となるようにし、電源端子４は常
に電源端子２を基準として５（ｖ）程度の高電位に保た
れているものとする。
ＥＬ表示パネルは前記の如く分極効果を有する為、毎回
印加電圧極性を反転して画素の発光を行なう。第４図に
おいて、いま走査側電極引を選択しこれを正の高電圧Ｖ
ｕｐに充電して発光する場合は、電源端子２はフローテ
ィングとし電源端子４に正の高電圧ＶＨＰを印加する。
印加電圧極性を反転して画素の発光を行なう。第４図に
おいて、いま走査側電極引を選択しこれを正の高電圧Ｖ
ｕｐに充電して発光する場合は、電源端子２はフローテ
ィングとし電源端子４に正の高電圧ＶＨＰを印加する。
なお、この電圧印加はダイオード１８．１７の如く電源
端子２がら電源端子４へ向かう電流経路が有れば、電源
端子２．４のいずれでも良い。電源端子４に正の高電圧
Ｖｕｐを印加した状態でサイリスタ１５１のみをオンす
ることにより、走査側電極３１に正の高電圧ＶＨＰが送
出される。このときデータ側電極ＣＩ ｒＣ２，・・・
等の電位状態に応じ走査側電極３１上の画素３１１，３
１２．・・・等を発光させることができる。
端子２がら電源端子４へ向かう電流経路が有れば、電源
端子２．４のいずれでも良い。電源端子４に正の高電圧
Ｖｕｐを印加した状態でサイリスタ１５１のみをオンす
ることにより、走査側電極３１に正の高電圧ＶＨＰが送
出される。このときデータ側電極ＣＩ ｒＣ２，・・・
等の電位状態に応じ走査側電極３１上の画素３１１，３
１２．・・・等を発光させることができる。
次いで走査側電極３１上の画素３１１，３１２・・・等
の放電を行なう場合は、電源端子４をフローティングと
し電源端子２をＯ（Ｖ）にバイアスしてサイリスタ１４
１をオンする。放電々流は走査側電極３１よリサイリス
タ１４１を介して電源端子２へ流れ放電できる。
の放電を行なう場合は、電源端子４をフローティングと
し電源端子２をＯ（Ｖ）にバイアスしてサイリスタ１４
１をオンする。放電々流は走査側電極３１よリサイリス
タ１４１を介して電源端子２へ流れ放電できる。
以上で走査側電極３１の選択を終了し、次の走査側電極
３２の選択に移行する。全走査電極を選択した後は再び
走査側電極３１の選択に戻るが、今度は画素への印加電
圧極性を反転する為、負の高電圧ＶＨＮを出力端子から
送出する必要がある。
３２の選択に移行する。全走査電極を選択した後は再び
走査側電極３１の選択に戻るが、今度は画素への印加電
圧極性を反転する為、負の高電圧ＶＨＮを出力端子から
送出する必要がある。
この場合電極端子４をフローティングとし電源端子２へ
負の高電圧ＶＨＮを印加しサイリスタ１４１のみオンす
る。サイリスタ１４１のオンにより走査側電極３１に負
の高電圧ＶＨＮが送出され、データ側電極ＣＩ、Ｃ２，
・・・等の電位状態に応じ走査側型ｔ＠３１上の画素３
１１，３１２．・・・等を発光させることができる。
負の高電圧ＶＨＮを印加しサイリスタ１４１のみオンす
る。サイリスタ１４１のオンにより走査側電極３１に負
の高電圧ＶＨＮが送出され、データ側電極ＣＩ、Ｃ２，
・・・等の電位状態に応じ走査側型ｔ＠３１上の画素３
１１，３１２．・・・等を発光させることができる。
次いでこれを放電する場合、電源端子２をフローティン
グとし電源端子４を０（ｖ）にバイアスしサイリスタ１
５１をオンにする。放電々流は電源端子４よりサイリス
タ１５１．ダイオード１６１を介して走査側電極３１へ
流れ、走査側電極３１上の画素３１１，３１２．・・・
等を放電できる。
グとし電源端子４を０（ｖ）にバイアスしサイリスタ１
５１をオンにする。放電々流は電源端子４よりサイリス
タ１５１．ダイオード１６１を介して走査側電極３１へ
流れ、走査側電極３１上の画素３１１，３１２．・・・
等を放電できる。
以上の如く本実施例によればＥＬパネルの走査電極の駆
動が可能である。走査電極は一般に数百本以上で構成さ
れ、その駆動回路は多数チャンネルを集積化する必要が
ある。本実施例は消費電力を大幅に低減する効果を有す
る為、その集積化に極めて有利である。またＥＬパネル
は近年大型化の傾向に有り、これに伴ない負荷電流が増
大する為駆動回路の電流駆動能力が問われることになる
。
動が可能である。走査電極は一般に数百本以上で構成さ
れ、その駆動回路は多数チャンネルを集積化する必要が
ある。本実施例は消費電力を大幅に低減する効果を有す
る為、その集積化に極めて有利である。またＥＬパネル
は近年大型化の傾向に有り、これに伴ない負荷電流が増
大する為駆動回路の電流駆動能力が問われることになる
。
本実施例の如くサイリスタを用いることにより、消費電
力を増大することなく上記要求に答えることができ、Ｅ
Ｌパネルの走査電極駆動に最適な駆動回路を得ることが
できる。
力を増大することなく上記要求に答えることができ、Ｅ
Ｌパネルの走査電極駆動に最適な駆動回路を得ることが
できる。
第５図に本発明の第２の実施例を示す。
第５図においては、第１図の実施例に加えサイリスタ１
５のアノード・アノードゲート間にスイッチング素子７
６を、サイリスタ１４のカソード・カソードゲート間に
スイッチング７５を、設けている。サイリスタ１４．１
５のオン駆動に関しては、スイッチング素子７５．７６
をオフ状態としておき第１の実施例同様ＰＭＯＳトラン
ジスタ７３またはＮＭＯＳトランジスタ７４によりオン
駆動することができる。この実施例では電源端子は２．
４への電位は与手段は第１の実施例と同一であり省略し
である。以下、スイッチング素子７５．７６を設けたこ
とによる効果につき説明する。
５のアノード・アノードゲート間にスイッチング素子７
６を、サイリスタ１４のカソード・カソードゲート間に
スイッチング７５を、設けている。サイリスタ１４．１
５のオン駆動に関しては、スイッチング素子７５．７６
をオフ状態としておき第１の実施例同様ＰＭＯＳトラン
ジスタ７３またはＮＭＯＳトランジスタ７４によりオン
駆動することができる。この実施例では電源端子は２．
４への電位は与手段は第１の実施例と同一であり省略し
である。以下、スイッチング素子７５．７６を設けたこ
とによる効果につき説明する。
一般にサイリスタはその耐圧信頼性を確保する為にカソ
ードゲート・カソード間またはアノードゲート・アノー
ド間に抵抗を挿入する。またトランジスタにあってはベ
ース・エミッタ間に抵抗が挿入される。この抵抗は小さ
い程誤動作を防止できるが、その分抵抗へのリーク電流
が増える為、ゲート駆動電流或いはベース電流を増大さ
せることになる。さらにサイリスタの場合、印加電圧の
上昇率いわゆるｄｖ／ｄｔが大きいことによって誤点弧
する性質を有する。これに対しても抵抗により、ｄｖ／
ｄｔ印加時に接合内を流れる電流を抵抗側にバイパスさ
せサイリスタ誤動作を防止する方策がとられる。この場
合も抵抗値が小さい程ｄｖ／ｄｔに対して誤動作しにく
くすることができる。
ードゲート・カソード間またはアノードゲート・アノー
ド間に抵抗を挿入する。またトランジスタにあってはベ
ース・エミッタ間に抵抗が挿入される。この抵抗は小さ
い程誤動作を防止できるが、その分抵抗へのリーク電流
が増える為、ゲート駆動電流或いはベース電流を増大さ
せることになる。さらにサイリスタの場合、印加電圧の
上昇率いわゆるｄｖ／ｄｔが大きいことによって誤点弧
する性質を有する。これに対しても抵抗により、ｄｖ／
ｄｔ印加時に接合内を流れる電流を抵抗側にバイパスさ
せサイリスタ誤動作を防止する方策がとられる。この場
合も抵抗値が小さい程ｄｖ／ｄｔに対して誤動作しにく
くすることができる。
第５図の実施例では、スイッチング素子７５゜７６を設
けることによりゲート駆動電流を増大させることなくサ
イリスタ１４．１５の誤動作を防止できる様にしている
。例えば電源端子４に正の高電圧ＶＨＰが印加され、サ
イリスタ１５はオフ状態を保つ場合、スイッチング素子
７６をオンする。
けることによりゲート駆動電流を増大させることなくサ
イリスタ１４．１５の誤動作を防止できる様にしている
。例えば電源端子４に正の高電圧ＶＨＰが印加され、サ
イリスタ１５はオフ状態を保つ場合、スイッチング素子
７６をオンする。
これによりサイリスタ１５のアノード・アノードゲート
間が短絡される為、サイリスタ１５の誤動作を防止する
ことができる。また電源端子２に負の高電圧Ｖ）ＩＮが
印加され、サイリスタ１４がオフ状態を保つ場合はスイ
ッチング素子７５をオンすることでカソードゲート・カ
ソード間を短絡し誤動作を防止することができる。
間が短絡される為、サイリスタ１５の誤動作を防止する
ことができる。また電源端子２に負の高電圧Ｖ）ＩＮが
印加され、サイリスタ１４がオフ状態を保つ場合はスイ
ッチング素子７５をオンすることでカソードゲート・カ
ソード間を短絡し誤動作を防止することができる。
スイッチング素子７５．７６はいずれも電源端子４と電
源端子２との間で動作させることができる為高耐圧素子
を用いる必要はなく、例えば低圧のＭＯＳ）−ランジス
タなどで構成することができ集積化に不利となることは
ない。
源端子２との間で動作させることができる為高耐圧素子
を用いる必要はなく、例えば低圧のＭＯＳ）−ランジス
タなどで構成することができ集積化に不利となることは
ない。
本実施例によれば、前記第１の実施例の効果に加え駆動
回路の誤動作を容易に防止することができる。
回路の誤動作を容易に防止することができる。
この実施例についても、第４図に示したように出力端子
３をＥＬ表示装置の各走査電極に接続することができる
。
３をＥＬ表示装置の各走査電極に接続することができる
。
第６図に本発明の第３の実施例を示す。
第６図では第１図の実施例に加え電源端子４とサイリス
タ１５のアノードとの間にスイッチング素子１９．また
サイリスタ１５のアノード側にカソードを電源端子２に
アノードをそれぞれ接続したダイオード２０．を設けた
。電源端子への電位付与手段は電源端子２側のみとした
点で第１の実施例と異なっている。以下その動作につき
説明する。
タ１５のアノードとの間にスイッチング素子１９．また
サイリスタ１５のアノード側にカソードを電源端子２に
アノードをそれぞれ接続したダイオード２０．を設けた
。電源端子への電位付与手段は電源端子２側のみとした
点で第１の実施例と異なっている。以下その動作につき
説明する。
まず出力端子３に正の高電圧ＶＩＰを送出する場合は、
外部スイッチング素子Ｓ４をオンにして電源端子２に正
の高電圧Ｖｎｐを印加しサイリスタ１５をオンする。サ
イリスタ１５は、スイッチング素子１９及びＮＭＯＳト
ランジスタ７４をオンすることにより、電源端子４から
スイッチング素子１９、ＮＭＯＳトランジスタ７４を介
して電源端子２ヘゲート駆動電流が流れオンすることが
できる。なお電源端子４は前記同様、低電圧電源Ｖａに
より常に電源端子２を基準として５（ｖ）程度の電位に
保たれているものとする。出力端子３に容量性負荷が接
続されていれば、電源端子２からダイオード２０．サイ
リスタ１５．ダイオード１６を介して容量性負荷を正の
高電圧ＶＨＰに充電できる。なおダイオード２０が無い
場合は、電源端子２をフローティングしとして電源端子
４に正の高電圧ＶＨｐを印加するか、或いは第１図の如
く電源端子２から電源端子４へ向う経路（ダイオードパ
ス）があれば同様に負荷の充電は可能である。但しこの
場合、充電々流がスイッチング素子１９を介して流れる
為、スイッチング素子１９の電流容量が必要とされる。
外部スイッチング素子Ｓ４をオンにして電源端子２に正
の高電圧Ｖｎｐを印加しサイリスタ１５をオンする。サ
イリスタ１５は、スイッチング素子１９及びＮＭＯＳト
ランジスタ７４をオンすることにより、電源端子４から
スイッチング素子１９、ＮＭＯＳトランジスタ７４を介
して電源端子２ヘゲート駆動電流が流れオンすることが
できる。なお電源端子４は前記同様、低電圧電源Ｖａに
より常に電源端子２を基準として５（ｖ）程度の電位に
保たれているものとする。出力端子３に容量性負荷が接
続されていれば、電源端子２からダイオード２０．サイ
リスタ１５．ダイオード１６を介して容量性負荷を正の
高電圧ＶＨＰに充電できる。なおダイオード２０が無い
場合は、電源端子２をフローティングしとして電源端子
４に正の高電圧ＶＨｐを印加するか、或いは第１図の如
く電源端子２から電源端子４へ向う経路（ダイオードパ
ス）があれば同様に負荷の充電は可能である。但しこの
場合、充電々流がスイッチング素子１９を介して流れる
為、スイッチング素子１９の電流容量が必要とされる。
外部スイッチング素子Ｓ５をオンして電源端子２を０（
■）にバイアスし、サイリスタ１４をオンする。サイリ
スタ１４はＰＭＯＳトランジスタ７３をオンし電源端子
４からゲート駆動電流を供給することによりオンする。
■）にバイアスし、サイリスタ１４をオンする。サイリ
スタ１４はＰＭＯＳトランジスタ７３をオンし電源端子
４からゲート駆動電流を供給することによりオンする。
このときサイリスタ１５がまだオン状態にあると、サイ
リスタ１５．１４が共にオン状態となってしまい電源端
子４と電源端子２間が短絡してしまう。
リスタ１５．１４が共にオン状態となってしまい電源端
子４と電源端子２間が短絡してしまう。
本実施例ではスイッチング素子１９を設けることにより
この問題を解決している。すなわちサイリスタ１４側が
オンしようとした時はスイッチング素子１９をオフする
ことにより、電源端子４からサイリスタ１５．１４を介
して電源端子２へ向かう電流経路を遮断し、上記短絡を
防止できる。
この問題を解決している。すなわちサイリスタ１４側が
オンしようとした時はスイッチング素子１９をオフする
ことにより、電源端子４からサイリスタ１５．１４を介
して電源端子２へ向かう電流経路を遮断し、上記短絡を
防止できる。
サイリスタ１５．１４等に電流遮断機能を持たせること
よりも容易に実現できる。スイッチング素子１９はサイ
リスタ１５のゲート駆動電流程度を流せれば良く、また
低圧素子で形成できる為、例えばＰＭＯＳトランジ等で
良い、また第６図の回路を多数チャンネル集積化する場
合は、ダイオード２０のカソード側を共通端子としてサ
イリスタ１５等を設ければ良い。
よりも容易に実現できる。スイッチング素子１９はサイ
リスタ１５のゲート駆動電流程度を流せれば良く、また
低圧素子で形成できる為、例えばＰＭＯＳトランジ等で
良い、また第６図の回路を多数チャンネル集積化する場
合は、ダイオード２０のカソード側を共通端子としてサ
イリスタ１５等を設ければ良い。
本実施例によれば、第１の実施例の効果に加え容易に誤
動作を防止した駆動回路を得ることができる。
動作を防止した駆動回路を得ることができる。
第７図に本発明の第４の実施例を示す。
第７図では、第６図におけるダイオード２０を削除し、
代わりに電源端子２１をスイッチング素子１９とサイリ
スタ１５との間に設けている。電源端子２は外部スイッ
チング素子Ｓｒ、、Ｓｓを介して接地電位、負の高圧電
源Ｖ＋−ｖｋこ接続され、電源端子２１は外部スイッチ
ング素子Ｓ１．Ｓ２を介して正の高圧電源Ｖｏｐ、接地
電位に接続されている。
代わりに電源端子２１をスイッチング素子１９とサイリ
スタ１５との間に設けている。電源端子２は外部スイッ
チング素子Ｓｒ、、Ｓｓを介して接地電位、負の高圧電
源Ｖ＋−ｖｋこ接続され、電源端子２１は外部スイッチ
ング素子Ｓ１．Ｓ２を介して正の高圧電源Ｖｏｐ、接地
電位に接続されている。
第７図において、正の高電圧Ｖｕｐを出力端子３に送出
する場合は、外部スイッチング素子Ｓ３゜Ｓ６をオフし
て、電源端子２をフローティング状態とし、ノ外部スイ
ッチング素子Ｓｌ をオンして電源端子２１に正の高電
圧ＶＨＰを印加してサイリスタ１５をオンする。サイリ
スタ１５は前記同様スイッチング素子１９．ＮＭＯＳト
ランジスタ７４を共にオンすることによりＷ１ｉ１ｉＸ
端子４からスイッチング素子１９．ＮＭＯＳトランジス
タ７４を介し電源端子２ヘゲート駆動電流が流れオンす
る。
する場合は、外部スイッチング素子Ｓ３゜Ｓ６をオフし
て、電源端子２をフローティング状態とし、ノ外部スイ
ッチング素子Ｓｌ をオンして電源端子２１に正の高電
圧ＶＨＰを印加してサイリスタ１５をオンする。サイリ
スタ１５は前記同様スイッチング素子１９．ＮＭＯＳト
ランジスタ７４を共にオンすることによりＷ１ｉ１ｉＸ
端子４からスイッチング素子１９．ＮＭＯＳトランジス
タ７４を介し電源端子２ヘゲート駆動電流が流れオンす
る。
出力端子３に接続し、正の高電圧ＶＩＰに充電された容
量性負荷を放電する場合、或いは負の高電圧ＶＨＮに充
電する場合は、電源端子２１はフローティングとし電源
端子２をＯｖ、或いは負の高電圧ＶＨＨにバイアスし、
前記同様サイリスタ１４側をオンすれば良い。
量性負荷を放電する場合、或いは負の高電圧ＶＨＮに充
電する場合は、電源端子２１はフローティングとし電源
端子２をＯｖ、或いは負の高電圧ＶＨＨにバイアスし、
前記同様サイリスタ１４側をオンすれば良い。
本実施例によれば、スイッチング素子１９を設けたこと
により、前記第３の実施例と同様の効果を得ることがで
きる。
により、前記第３の実施例と同様の効果を得ることがで
きる。
第６図及び第７図の駆動回路についても第４図に示した
ように、ＥＬ表示装置に適用することができる。
ように、ＥＬ表示装置に適用することができる。
本発明によれば、負荷に電流を供給するソース側スイッ
チング素子及び負荷から電流を引き抜くシンク側スイッ
チング素子の制御電流をいずれも低圧電源より供給、制
御することができる為、消費電力を大幅に低減でき集積
化した有利な容量性負荷の駆動回路を得ることができる
。また、この駆動回路をＥＬ表示装置の駆動に適用する
と、但消費電力で電流駆動能力の高いＥＬ表示装置を得
ることができる。
チング素子及び負荷から電流を引き抜くシンク側スイッ
チング素子の制御電流をいずれも低圧電源より供給、制
御することができる為、消費電力を大幅に低減でき集積
化した有利な容量性負荷の駆動回路を得ることができる
。また、この駆動回路をＥＬ表示装置の駆動に適用する
と、但消費電力で電流駆動能力の高いＥＬ表示装置を得
ることができる。
第１図は本発明駆動回路の第１の実施例を示す回路図、
第２図は従来の駆動回路を示す回路図。 第３図は従来のＥＬ表示装置のＥＬ表示装置の回路図、
第４図は第１図の駆動回路を使用したＥＬ表示装置の回
路図、第５図、第６図及び第７図は本発明駆動回路の第
２図、第３図及び第４図の実施例を示す回路図である。 ８．１４，１５，１４１，１４２・・サイタリスタ。 １．２，４．２１・・・電源端子、７５，７６・・・低
圧スイッチング素子、３・・・出力端子、３１．３２・
・・走査側電極、Ｃ１ｔＣｚ・・・データ側電極、７・
・・バッファ回路、６・・・ロジック回路、５・・入力
端子。 １６．１６１，１６２・・・高圧ダイオード、１３・・
・容量性負荷、３１１，３１２・・・、３２１，３２２
゜・・ＥＬ画素。
第２図は従来の駆動回路を示す回路図。 第３図は従来のＥＬ表示装置のＥＬ表示装置の回路図、
第４図は第１図の駆動回路を使用したＥＬ表示装置の回
路図、第５図、第６図及び第７図は本発明駆動回路の第
２図、第３図及び第４図の実施例を示す回路図である。 ８．１４，１５，１４１，１４２・・サイタリスタ。 １．２，４．２１・・・電源端子、７５，７６・・・低
圧スイッチング素子、３・・・出力端子、３１．３２・
・・走査側電極、Ｃ１ｔＣｚ・・・データ側電極、７・
・・バッファ回路、６・・・ロジック回路、５・・入力
端子。 １６．１６１，１６２・・・高圧ダイオード、１３・・
・容量性負荷、３１１，３１２・・・、３２１，３２２
゜・・ＥＬ画素。
Claims (1)
- 【特許請求の範囲】 １、第１の電源端子と、第２の電源端子と、容量性負荷
を接続する出力端子と、第１の電源端子と出力端子との
間に接続され負荷に電流を供給するソース側スイッチン
グ素子と、第２の電源端子と出力端子との間に接続され
負荷から電流を引き抜くシンク側スイッチング素子と、
第１の電源端子と第２の電源端子との間に接続され、ソ
ース側スイッチング素子及びシンク側スイッチング素子
をオンオフ制御する制御部とを有し、第１の電源端子は
第２の電源端子より高電位に保持され、両端子間の電位
差は制御部を駆動するに十分な大きさであることを特徴
とする駆動回路。 ２、ソース側スイッチング素子はサイリスタであること
を特徴とする請求項１記載の駆動回路。 ３、シンク側スイッチング素子はサイリスタであること
を特徴とする請求項１記載の駆動回路。 ４、ソース側スイッチング素子と直列にソース側スイッ
チング素子と通電方向を同一とするダイオードを接続し
たことを特徴とする請求項１記載の駆動回路。 ５、ＥＬ層と、ＥＬ層の一方側並設された複数の走査側
電極と、ＥＬ層の他方側に走査側電極とは直交する方向
に並設されたデータ側電極とを有するＥＬ表示部、ＥＬ
表示部の走査側電極のそれぞれに接続された複数個の駆
動回路を具備し、各駆動回路が第１の電源端子と、第２
の電源端子と、走査側電極に接続される出力端子と、第
１の電源端子と出力端子との間に接続されＥＬ表示部に
電流を供給するソース側スイッチング素子と、第２の電
源端子と出力端子との間に接続されＥＬ表示部から電流
を引き抜くシンク側スイッチング素子と、第１の電源端
子と第２の電源端子との間に接続され、ソーススイッチ
ング素子及びシンク側スイッチング素子をオンオフ制御
する制御部とを有し、第１の電源端子は第２の電源端子
より高電位に保持され、両端子間の電位差は制御部を駆
動するに十分な大きさであることを特徴とするＥＬ表示
装置。 ６、第１の電源端子と、第２の電源端子と、容量性負荷
を接続する出力端子と、第１、第２の主端子及びゲート
端子を有し負荷に電流を供給するソース側スイッチング
素子と、第１、第２の主端子及びゲート端子を有し負荷
から電流を引き抜くシンク側スイッチング素子と、第１
の電源端子と第２の電源端子との間に接続されソース側
スイッチング素子及びシンク側スイッチング素子をオン
オフ制御する制御部とを有し、ソース側スイッチング素
子の第１の主端子を第１の電源端子に、第２の主端子を
ｐｎ接合素子を介して出力端子に、ゲート端子を第１の
スイッチング素子を介して第２の電源端子にそれぞれ接
続され、シンク側スイッチング素子の第１の主端子を出
力端子に、第２の主端子を第２の電源端子に、ゲート端
子を第２のスイッチング素子を介して第１の電源端子に
それぞれ接続され、かつ第１の電源端子は第２の電源端
子より高電位に保持され、両端子間の電位差が制御部を
駆動するに十分な大きさであることを特徴とする駆動回
路。 ７、ソース側スイッチング素子はサイリスタであること
を特徴とする請求項６記載の駆動回路。 ８、ソース側スイッチング素子はＰＮＰトランジスタで
あることを特徴とする請求項６記載の駆動回路。 ９、ソース側スイッチング素子はＭＯＳトランジスタで
あることを特徴とする請求項６記載の駆動回路。 １０、第１のスイッチング素子はＭＯＳトランジスタで
あることを特徴とする請求項６記載の駆動回路。 １１、ｐｎ接合素子はダイオードであることを特徴とす
る請求項６記載の駆動回路。 １２、シンク側スイッチング素子はサイリスタであるこ
とを特徴とする請求項６記載の駆動回路。 １３、第２のスイッチング素子はＭＯＳトランジスタで
あることを特徴とする請求項６記載の駆動回路。 １４、第１の電源端子と、第２の電源端子と、溶量性負
荷を接続する出力端子と、第１、第２の主端子及びゲー
ト端子を有し負荷に電流を供給するソース側スイッチン
グ素子と、第１、第２の主端子及びゲート端子を有し負
荷から電流を引き抜くシンク側スイッチング素子と、第
１の電源端子と第２の電源端子との間に接続され、ソー
ス側スイッチング素子及びシンク側スイッチング素子を
オンオフ制御する制御部とを有し、ソース側スイッチン
グ素子の第１の主端子を第１の電源端子に、第２の主端
子をｐｎ接合素子を介して出力端子に、ゲート端子を第
１のスイッチング素子を介して第１の電源端子及び第２
のスイッチング素子を介して第２の電源端子にそれぞれ
接続し、シンク側スイッチング素子の第１の主端子を出
力端子に、第２の主端子を第２の電源端子に、ゲート端
子を第３のスイッチング素子を介して第１の電源端子及
び第４のスイッチング素子を介して第２の電源端子にそ
れぞれ接続され、かつ第１の電源端子は第２の電源端子
より高電位に保持され、両端子間の電位差が制御部を駆
動するに十分な大きさであることを特徴とする駆動回路
。 １５、第１、第２、第３、第４のスイッチング素子はＭ
ＯＳトランジスタであることを特徴とする請求項１４記
載の駆動回路。 １６、第１の電源端子と、第２の電源端子と、容量性負
荷を接続する出力端子と、第１・第２の主端子とゲート
端子を有し負荷に電流を供給するソース側スイッチング
素子と、第１・第２の主端子とゲート端子を有し負荷か
ら電流を引き抜くシンク側スイッチング素子とを有し、
ソース側スイッチング素子の第１の主端子を第１の電源
端子に、第２の主端子を半導体素子を介して出力端子に
、ゲート端子をゲート電流制御手段を介して第２の電源
端子にそれぞれ接続し、シンク側スイッチング素子の第
１の主端子を出力端子に、第２の主端子を第２の電源端
子に、ゲート端子をゲート電流制御手段を介して第１の
電源端子にそれぞれ接続したことを特徴とする駆動回路
。 １７、ソース側スイッチング素子はサイリスタであるこ
とを特徴とする請求項１６記載の駆動回路。 １８、シンク側スイッチング素子はサイリスタであるこ
とを特徴とする請求項１６記載の駆動回路。 １９、半導体素子はダイオードであることを特徴とする
請求項１６記載の駆動回路。 ２０、ゲート電流制御手段はＭＯＳトランジスタである
ことを特徴とする請求項１６記載の駆動回路。 ２１、第１の電源端子と、第２の電源端子と、容量性負
荷を接続する出力端子と、第１・第２の主端子とゲート
端子を有し負荷に電流を供給するソース側スイッチング
素子と、第１・第２の主端子とゲート端子を有し負荷か
ら電流を引き抜くシンク側スイッチング素子とを有し、
ソース側スイッチング素子の第１の主端子をスイッチン
グ素子を介して第１の電源端子に、第２の主端子を半導
体素子を介して出力端子に、ゲート端子をゲート電流制
御手段を介して第２の電源端子にそれぞれ接続し、シン
ク側スイッチング素子の第１の主端子を出力端子に、第
２の主端子を第２の電源端子に、ゲート端子をゲート電
流制御手段を介して第１の電源端子にそれぞれ接続し、
第２の電源端子からソース側スイッチング素子の第１の
主端子へ向う電流バイパス手段を設けたことを特徴とす
る駆動回路。 ２２、スイッチング素子はＭＯＳトランジスタであるこ
とを特徴とする請求項２１記載の駆動回路。 ２３、電流バイパス手段はダイオードであることを特徴
とする請求項２１記載の駆動回路。 ２４、第１の電源端子と、第２の電源端子と、容量性負
荷を接続する出力端子と、第１・第２の主端子とゲート
端子を有し負荷に電流を供給するソース側スイッチング
素子と、第１・第２の主端子とゲート端子を有し負荷か
ら電流を引き抜くシンク側スイッチング素子とを有し、
ソース側スイッチング素子の第１の主端子をスイッチン
グ素子を介して第１の電源端子に、第２の主端子を半導
体素子を介して出力端子に、ゲート端子をゲート電流制
御手段を介して第２の電源端子にそれぞれ接続し、シン
ク側スイッチング素子の第１の主端子を出力端子に、第
２の主端子を第２の電源端子に、ゲート端子をゲート電
流制御手段を介して第１の電源端子にそれぞれ接続し、
スイッチング素子とソース側スイッチング素子の第１の
主端子との間に第３の電源端子を設けたことを特徴とす
る駆動回路。 ２５、ＥＬ層、ＥＬ層の一方側に並設された複数の走査
電極、ＥＬ層の他方側に並設された複数のデータ電極を
有するＥＬ表示部と、各走査電極に接続した出力端子、
フローティング状態をとり得る第１の電源端子、第１の
電源端子を基準としてある電位に保たれる第２の電源端
子、第１・第２の主端子とゲート端子を有し走査電極に
電流を供給するソース側スイッチング素子、第１・第２
の主端子とゲート端子を有し走査電極から電流を引き抜
くシンク側スイッチング素子を有する駆動回路とを具備
し、 ソース側スイッチング素子の第１の主端子を第２の電源
端子に、第２の主端子を半導体素子を介して出力端子に
、ゲート端子をゲート電流制御手段を介して第１の電源
端子にそれぞれ接続し、シンク側スイッチング素子の第
１の主端子を出力端子に、第２の主端子を第１の電源端
子に、ゲート端子をゲート電流制御手段を介して第２の
電源端子にそれぞれ接続し、第１及び第２の電源端子は
一方が正の高圧電源、負の高圧電源又は接地電位に接続
されたとき他方がフローティング状態に保持されること
を特徴とするＥＬ表示装置。 ２６、ＥＬ層、ＥＬ層の一方側に並設された複数の走査
電極、ＥＬ層の他方側に並設された複数のデータ電極を
有するＥＬ表示部と、各走査電極に接続した出力端子、
フローティング状態をとり得る第１の電源端子、第１の
電源端子を基準としてある電位に保たれる第２の電源端
子、第１・第２の主端子とゲート端子を有し走査電極に
電流を供給するソース側スイッチング素子、第１・第２
の主端子とゲート端子を有し走査電極から電流を引き抜
くシンク側スイッチング素子を有する駆動回路を具備し
、 ソース側スイッチング素子の第１の主端子をスイッチン
グ素子を介して第２の電源端子に、第２の主端子を半導
体素子を介して出力端子に、ゲート端子をゲート電流制
御手段を介して第１の電源端子にそれぞれ接続し、シン
ク側スイッチング素子の第１の主端子を出力端子に、第
２の主端子第１の電源端子に、ゲート端子をゲート電流
制御手段を介して第２の電源端子にそれぞれ接続し、第
１の電源端子からソース側スイッチング素子の第１の主
端子へ向う電流バイパス手段を設け、正・負の高圧電源
及び接地電位を第１の電源端子に切換え接続することを
特徴とするＥＬ表示装置。 ２７、ＥＬ層、ＥＬ層の一方側に並設された複数の走査
電極、ＥＬ層の他方側に並設された複数のデータ電極を
有するＥＬ表示部と、各走査電極に接続した出力端子、
フローティング状態をとり得る第１の電極端子、第１の
電源端子を基準としてある電位に保たれる第２の電源端
子、第１・第２の主端子とゲート端子を有し走査電極に
電流を供給するソース側スイッチング素子、第１・第２
の主端子とゲート端子を有し走査電極から電流を引き抜
くシンク側スイッチング素子を有する駆動回路とを具備
し、 ソース側スイッチング素子の第１の主端子をスイッチン
グ素子を介して第２の電源端子に、第２の主端子を半導
体素子を介して出力端子に、ゲート端子をゲート電流制
御手段を介して第１の電源端子にそれぞれ接続し、シン
ク側スイッチング素子の第１の主端子を出力端子に、第
２の主端子を第１の電源端子に、ゲート端子をゲート電
流制御手段を介して第２の電源端子にそれぞれ接続し、
スイッチング素子とソース側スイッチング素子の第１の
主端子との間に第３の電源端子を設け、第１及び第３の
電源端子は一方が正の高圧電源、負の高圧電源又は接地
電位に接続されたとき他方がフローティング状態に保持
されることを特徴とするＥＬ表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233433A JP2664219B2 (ja) | 1988-09-20 | 1988-09-20 | 駆動回路 |
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