JPS6066449A - ゲ−トアレ−素子 - Google Patents
ゲ−トアレ−素子Info
- Publication number
- JPS6066449A JPS6066449A JP58175012A JP17501283A JPS6066449A JP S6066449 A JPS6066449 A JP S6066449A JP 58175012 A JP58175012 A JP 58175012A JP 17501283 A JP17501283 A JP 17501283A JP S6066449 A JPS6066449 A JP S6066449A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- wiring
- gate array
- capacitor
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ゲートアレーの中に、多数の容量のコンデン
サーが形成出来ることを特徴とする。最近、電子回路を
、手軽にカスタムエＯ化出来るという事、さらにターン
アラウンドタイムの短く、しかも、低開発費等の理自か
ら、広く使われて来ている。ところが、ゲートアレーの
普及とともに、従来のデジタル回路以外に、アナログ信
号を含む回路のゲートアレー化の要求があり、特に０Ｍ
０８ゲートアレーに於いては、バイポーラ素子に比べて
劣るリニアリティの他に、容Ｍをいかに正確に、効率よ
く作るかという問題がある。−例として第１図に、ゲー
ト回路１０１，１０２と、容１ｉ１０３，１０４からな
る回路を示す。従来の０Ｍ０Ｓゲートアレーでは、この
ような回路を外何は容量なく構成することは、はとんど
出来なかった。本発明は、かかる従来のゲートアレーの
欠点を除き、しかも、配線領域下に容量を作り込んでい
くことにより、効率よく、正確な容量を、任意に形成出
来るものである。第２図が、−例として、二層Ａｔ配線
を行なうゲートアレーのチップレイアウトであり、２０
１が、ゲート回路を構成するＰ及びＮチャネルＭＯ日ト
ランジスタからなるセル部であり、２０２がｈｔ配装１
ｉ１層専用エリアで、この部分に通常能動素子は形成し
ていない。つまり配線効率を上げること、及び、Ａｔ配
線の断線防御のために能動素子のない平担な領域を設け
ている。そこで本発明は、従来配線層エリアとしていた
ところに、容量を設けることにより、チップサイズの増
大を招くことなく、容量を含む任意の集積回路を構成で
きるゲートアレーを提供するものである。
サーが形成出来ることを特徴とする。最近、電子回路を
、手軽にカスタムエＯ化出来るという事、さらにターン
アラウンドタイムの短く、しかも、低開発費等の理自か
ら、広く使われて来ている。ところが、ゲートアレーの
普及とともに、従来のデジタル回路以外に、アナログ信
号を含む回路のゲートアレー化の要求があり、特に０Ｍ
０８ゲートアレーに於いては、バイポーラ素子に比べて
劣るリニアリティの他に、容Ｍをいかに正確に、効率よ
く作るかという問題がある。−例として第１図に、ゲー
ト回路１０１，１０２と、容１ｉ１０３，１０４からな
る回路を示す。従来の０Ｍ０Ｓゲートアレーでは、この
ような回路を外何は容量なく構成することは、はとんど
出来なかった。本発明は、かかる従来のゲートアレーの
欠点を除き、しかも、配線領域下に容量を作り込んでい
くことにより、効率よく、正確な容量を、任意に形成出
来るものである。第２図が、−例として、二層Ａｔ配線
を行なうゲートアレーのチップレイアウトであり、２０
１が、ゲート回路を構成するＰ及びＮチャネルＭＯ日ト
ランジスタからなるセル部であり、２０２がｈｔ配装１
ｉ１層専用エリアで、この部分に通常能動素子は形成し
ていない。つまり配線効率を上げること、及び、Ａｔ配
線の断線防御のために能動素子のない平担な領域を設け
ている。そこで本発明は、従来配線層エリアとしていた
ところに、容量を設けることにより、チップサイズの増
大を招くことなく、容量を含む任意の集積回路を構成で
きるゲートアレーを提供するものである。
一例として、１３０Ｆ（Ｓｗｉｔｃｈｅｄ ０ａｐａｃ
ｉｔｏｒ Ｆｉｌｔｅｒ）等、モデル回路では数ないし
１０ＰＦ程度の容量を多数必要とするが、本発明の埋込
み容量を使えば、ゲートアレーでも形成出来る。第３図
が容量としてゲート酸化膜によるＭＯＳキャパシターに
よる実施例である。シリコン基板６０１上に、厚い酸化
膜３０３により素子分離された能動部に、ゲート酸化膜
５０２を介して、ポリシリコンがらな乞ゲート電極３０
４を設ける。こ°こまでは、ゲートアレーの前工程で作
り込まれる。次に、マスタースライス工程である配線工
程で、上記ゲート電極３Ｑ４及び基板３０１とコンタク
トをとりＡｔ配線を引き出し、回路形成を行なう。第４
図に、例として上記ＭＯＥＩ−？ヤバシターのチップ上
構成例を示す。４０１が、ＭＯＳ）ランジスタエリアで
、従来の配線層エリア４０２に、４ｏ３ないし４０５か
らなるＭＯＳキャパシターを設け、Ａｔ配線は、従来と
同様に、上記ＭＯＳキャパシター４０３，４０４．４０
５上を通り、必要とする容量に合せ、配線工程をもって
接続していく。ここで、任意の容量を得るために、本例
では、ＩＦＦになるＭＯＳキャパシター４０３．０．５
ＰＦキヤパシター４０４ 、０．１ ＰＦキャパシター
４０５を、各々、規則正しく配直し複数コ接続すること
により、６．１ＰＦ単位の任意の容量値を得ることが出
来る。このように、本発明は、従来のゲートアレーと同
様に、任意の回Ｆ！４構成が可能ケ上に、任意の容量が
Ｊし成出来るという利点を合せ盛ったものである。
ｉｔｏｒ Ｆｉｌｔｅｒ）等、モデル回路では数ないし
１０ＰＦ程度の容量を多数必要とするが、本発明の埋込
み容量を使えば、ゲートアレーでも形成出来る。第３図
が容量としてゲート酸化膜によるＭＯＳキャパシターに
よる実施例である。シリコン基板６０１上に、厚い酸化
膜３０３により素子分離された能動部に、ゲート酸化膜
５０２を介して、ポリシリコンがらな乞ゲート電極３０
４を設ける。こ°こまでは、ゲートアレーの前工程で作
り込まれる。次に、マスタースライス工程である配線工
程で、上記ゲート電極３Ｑ４及び基板３０１とコンタク
トをとりＡｔ配線を引き出し、回路形成を行なう。第４
図に、例として上記ＭＯＥＩ−？ヤバシターのチップ上
構成例を示す。４０１が、ＭＯＳ）ランジスタエリアで
、従来の配線層エリア４０２に、４ｏ３ないし４０５か
らなるＭＯＳキャパシターを設け、Ａｔ配線は、従来と
同様に、上記ＭＯＳキャパシター４０３，４０４．４０
５上を通り、必要とする容量に合せ、配線工程をもって
接続していく。ここで、任意の容量を得るために、本例
では、ＩＦＦになるＭＯＳキャパシター４０３．０．５
ＰＦキヤパシター４０４ 、０．１ ＰＦキャパシター
４０５を、各々、規則正しく配直し複数コ接続すること
により、６．１ＰＦ単位の任意の容量値を得ることが出
来る。このように、本発明は、従来のゲートアレーと同
様に、任意の回Ｆ！４構成が可能ケ上に、任意の容量が
Ｊし成出来るという利点を合せ盛ったものである。
＠１図が、容量を含む回路例、第２図は従来Ｑゲートア
レーのチップレイアウト例、第３図が、本発明のキャパ
シターの実施例、第４図が、チェプレイアウト例であり
、４０３，４０４．４ＣＭがＭＯＳキャパシターである
。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 Ｍ１図 第２ト 第３図 第４図
レーのチップレイアウト例、第３図が、本発明のキャパ
シターの実施例、第４図が、チェプレイアウト例であり
、４０３，４０４．４ＣＭがＭＯＳキャパシターである
。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 Ｍ１図 第２ト 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （リ 配線専用領Ｖ２ｆｉ：もつゲートアレー素子に於
いて、該配縁専用領域下に、キャパシターが既に設けて
あり、マスタースライス工程をもって該キャパシターを
任意に使用することを可能にしていることを特徴とする
ゲートアレー素子。 （２）上記キャパシターとしてＭＯＳキャパシターを用
いることを特徴とする特許請求の範囲第１項記載のゲー
トアレー素子。 （８） 上記キャパシターとして、ポリシリコン−シリ
コン酸化膜−ポリシリコンからなる容量を用いることを
特徴とする特許請求の範囲第１項記載のゲートアレー素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175012A JPS6066449A (ja) | 1983-09-21 | 1983-09-21 | ゲ−トアレ−素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175012A JPS6066449A (ja) | 1983-09-21 | 1983-09-21 | ゲ−トアレ−素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066449A true JPS6066449A (ja) | 1985-04-16 |
Family
ID=15988668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175012A Pending JPS6066449A (ja) | 1983-09-21 | 1983-09-21 | ゲ−トアレ−素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281835A (en) * | 1989-06-14 | 1994-01-25 | Fujitsu Limited | Semi-custom integrated circuit device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718353A (en) * | 1980-07-07 | 1982-01-30 | Nec Corp | Semiconductor device |
| JPS57126161A (en) * | 1981-01-28 | 1982-08-05 | Nec Corp | Integrated circuit device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
-
1983
- 1983-09-21 JP JP58175012A patent/JPS6066449A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718353A (en) * | 1980-07-07 | 1982-01-30 | Nec Corp | Semiconductor device |
| JPS57126161A (en) * | 1981-01-28 | 1982-08-05 | Nec Corp | Integrated circuit device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281835A (en) * | 1989-06-14 | 1994-01-25 | Fujitsu Limited | Semi-custom integrated circuit device |
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