JPH028319B2

JPH028319B2 -

Info

Publication number: JPH028319B2
Application number: JP56066221A
Authority: JP
Inventors: Takeshi Mitarai; Kunio Sato
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-04-30
Filing date: 1981-04-30
Publication date: 1990-02-23
Also published as: JPS57181597A

Description

【発明の詳細な説明】

〔発明の技術分野〕本発明は、メロデイ音と伴奏音とを効率良く、
しかも簡単な構成で生成することができるデイジ
タル電子楽器に関する。〔従来技術とその問題点〕近年デイジタル的手法により楽音を生成するよ
うにした電子楽器が実用化されている。この種の
デイジタル電子楽器を開示したものとして、例え
ば、特開昭55−89894号公報、特公昭52−30844号
公報、特開昭53−53310号公報がある。ところで、この種のデイジタル電子楽器におい
て、複数チヤンネルの楽音生成手段を、メロデイ
音と伴奏音とに共用して、選択的に使用すること
は、従来から考えられている（例えば上記特開昭
53−53310号公報の従来技術の説明を参照のこ
と。）ものの、このような楽音生成手段からの出
力される楽音情報（デイジタル信号）を、アナロ
グ信号に変換した後に、施す処理、例えばフイル
タ処理や音量制御処理をメロデイ音と伴奏音とで
異ならせるようにするには、いまなお、不十分な
構成しかとつていないものであり、改善の余地が
あつた。〔発明の目的〕この発明は、上記の点に鑑みてなされたもの
で、メロデイ音と伴奏音とを効率的に、コンパク
トな回路構成にて生成できるようにしたもので、
しかも、アナログ信号に変換した後に、メロデイ
音と伴奏音とで適切な信号処理を別々に行えるよ
うにしたデイジタル電子楽器を提供することを目
的とする。〔発明の要点〕即ち、この発明は、上記目的を達成すべく、メ
ロデイ音を表わすデイジタル楽音情報と伴奏音を
表わすデイジタル楽音情報とを選択的に生成可能
なメロデイ音／伴奏音生成手段を設け、更に、こ
のメロデイ音／伴奏音生成手段からメロデイ音を
表わすデイジタル楽音情報を生成する際は、メロ
デイ音を専ら生成するメロデイ音生成手段へ上記
デイジタル楽音情報をデータ転送して、メロデイ
音生成手段で発生されるメロデイ音を表わすデイ
ジタル楽音情報とデイジタル合成した後、第１の
デイジタルアナログ変換器へ供給してアナログ信
号とし、上記メロデイ音／伴奏音生成手段から伴
奏音を表わすデイジタル楽音情報を生成する際
は、自身に接続された第２のデイジタルアナログ
変換器へ供給してアナログ信号とするようにした
ことをその要点とする。〔実施例〕以下、この発明の一実施例につき詳細に説明す
る。第１図は、本実施例の回路ブロツクを示すもの
で、図中２０１はマイクロプロセツサなどより成
るCPUである。このCPU２０１には図示してな
いが、外部スイツチあるいは鍵スイツチなどの外
部操作信号が供給され、如何なる楽音を生成すべ
きかという情報（音階、音色などを指定する。）
をコントロールバスＣ２を介して、LSI（大規模
集積回路）Ｌ３，Ｌ４，Ｌ５に供給する。この
LSI Ｌ３，Ｌ４，Ｌ５は夫々１チツプ構成であ
る。更に、CPU２０１からは、LSI Ｌ３，Ｌ４，
Ｌ５のチツプセレクト信号Ｃ１，Ｃ２，Ｃ３を
夫々の端子CSを介して供給する。従つて、この
チツプセレクト信号Ｃ１，Ｃ２，Ｃ３の夫々が
“１”であれば対応するLSI Ｌ３，Ｌ４，Ｌ５が
選択され、“０”であれば、当該LSIは選択され
ない。 LSI Ｌ３，Ｌ４，Ｌ５は、全く同一の回路構
成で、例えば、各LSI Ｌ３，Ｌ４，Ｌ５では４
音までの楽音を時分割処理により生成可能となつ
ている。なお、その楽音生成の方式としては、従
来より種々開発されており、如何なるデイジタル
方式のものでも適用出来ることは勿論であるが、
例えば、本実施例のLSI Ｌ３，Ｌ４，Ｌ５は正
弦波合成方式の回路構成をとつており、１楽音な
５つの倍音より成るものとする。従つて、各LSI
Ｌ３，Ｌ４，Ｌ５は夫々同時に20（＝５倍音×４
楽音）の正弦波を合成出力する機能をもつてい
る。そして、各LSI Ｌ３，Ｌ４，Ｌ５は楽音の振
幅情報と、エンベロープ情報とを夫々信号伝送ラ
インを介してシリアルにデータ転送する機能を有
する。即ち、各LSI Ｌ３，Ｌ４，Ｌ５のマスタ
ー／スレーブ端子Ｍ／Ｓに“１”信号を与えてお
けば、そのLSIはマスターとして機能し“０”信
号を与えておけばそのLSIはスレーブとして機能
するもので、マスターに設定されたLSIに、スレ
ーブに設定されたLSIのデータが転送され、マス
ターに設定されたLSIにて生成されたデータと合
成される。従つて、マスターに設定されたLSIからは、例
えば16ビツトの振幅データ（ただし、最大８音ま
で、換言すれば最大40個の正弦波が合成されて得
られるデータ）が、後述するようにエンベロープ
データに基づき所定ビツトシフトされて端子D₀
〜D₁₅から出力される。更に、各LSI Ｌ３，Ｌ４からは端子S₀，S₁を
介して増幅率を決定する２ビツトのデータが出力
する。そして、本実施例の場合、このLSI Ｌ３は４
音までのメロデイ音を生成する機能を果たし、
LSI Ｌ４は制御信号AUTO／MNの切換によつ
て４音までのメロデイ音か伴奏音を生成する機能
を果たし、LSI Ｌ５は１つのベース音を生成す
る機能を果たす。なお、LSI Ｌ５は４音まで生
成出来る機能をもつが、ベース音としては１音し
か出力しないようになつている。上記制御信号AUTO／MNは、LSI Ｌ４のマ
スター／スレーブ端子Ｍ／Ｓに供給されると共
に、インバータ２０２を介してアンドゲート２０
３，２０４に印加される。そして、LSI Ｌ４か
らは楽音情報が端子DATAを介してアンドゲー
ト２０３に印加され、エンベロープデータが端子
ENVを介してアンドゲート２０４に印加される。
そして、アンドゲート２０３の出力はLSI Ｌ３
の端子DATAに接続され、アンドゲート２０４
の出力はLSI Ｌ５の端子ENVに接続される。また、LSI Ｌ４，Ｌ５の端子DATA、ENVが
接続されている。そして、LSI Ｌ５のマスタ
ー／スレーブ端子Ｍ／Ｓには“０”信号が供給さ
れる。その為、このLSI、Ｌ５は常にデータを
LSI Ｌ４へ転送するように設定される。また、LSI Ｌ３のマスター／スレーブ端子
Ｍ／Ｓには常に“１”信号が供給される。その
為、このLSI Ｌ３は常にアンドゲート２０３，
２０４を介して与えられる信号（“０”信号であ
る場合もある。）を合成し、振幅情報を圧縮処理
してＤ−Ａ変換器２０５へ出力すると共に、この
Ｄ−Ａ変換器２０５の出力が供給される増幅器２
０６に対し増幅率を決定する２ビツトのデータを
端子S₀，S₁から出力する。同様に、LSI Ｌ４からはＤ−Ａ変換器２０７
に対し、振幅データが供給され、その出力が増幅
器２０８にてLSI Ｌ４から供給される２ビツト
のデータにより決定される増幅率にて増幅されて
出力されることになる。更に、LSI Ｌ３からはサンプル／ホールド回
路２０９に直接、サンプル／ホールド回路２１０
にアンドゲート２１１を介してサンプリングクロ
ツク端子Ｓ／HCLKから供給されることになる。
このサンプル／ホールド回路２０９，２１０はＤ
−Ａ変換出力のグリツチ防止の為に設けられてい
るもので、サンプル／ホールド回路２０９は増幅
器２０６の出力をサンプルホールドしてメロデイ
音として出力し、サンプル／ホールド回路２１０
は増幅器２０８の出力をサンプルホールドして伴
奏音（ベース音も含む）として出力する。なお、
このサンプル／ホールド回路２１０にはサンプリ
ングクロツクが、アンドゲート２１１に与えられ
る制御信号AUTO／MNが“１”である場合に
限り供給されることになる。次にLSI Ｌ３の要部の詳細な構成について第
２図を参照して説明する。なお、この第２図の各
端子と第１図の各端子の位置は対応していない部
分がある。また、他のLSI Ｌ４，Ｌ５も全く同
様の構成をしている。しかして、LSI Ｌ３では、４音までの楽音の
振幅情報（エンペロープ制御された振幅情報の最
大４音までの加算値）d₀〜d₁₄が時分割処理によ
り生成され、トランスフアゲートＧ１〜Ｇ１５に
与えられる。なお、トランスフアゲートG₁₆には
“０”信号が常に印加されている。そして、この
トランスフアゲートG₁〜G₁₆は後述するタイミン
グ信号t₁₅により開成され、その出力信号はラツ
チ１１〜２６に印加される。従つて、楽音の各振
幅値はタイミングt₁₅毎に変更すべく処理が行わ
れて得られる。このラツチ１１〜２６はクロツクφ₁（後述）に
て読込動作を行ない、上記タイミング信号t₁₅が
“１”信号となる時点では、上述したようにトラ
ンスフアゲートG₁〜G₁₆の出力信号を読み込む
が、それ以外のタイミング即ちt₀〜t₁₄のタイミン
グでは、上位ビツト側のラツチ１２〜２６の出力
及びフルアダー２７の加算出力を夫々トランスフ
アゲートG₁₇〜G₃₂を介して読込む。即ち、この
トランスフアゲートG₁₇〜G₃₂にはゲート信号と
してタイミング信号t₁₅がインバータ２８を介て
反転されて供給されており、従つてタイミングt₀
〜t₁₄では、トランスフアゲートG₁₇〜G₃₂が開成
することになる。上記フルアダー２７には、ラツチ１１の出力
DOがＢ入力端子に与えられ、そのＡ入力端子に
は、データ入力端子DATAから入力するスレー
ブのLSIから供給されたシリアルデータがアンド
ゲート２９を介して印加されている。このアンドゲート２９は、マスターに設定され
ておれば“１”信号が一端に印加され開成される
が、スレーブに設定されれば“０”信号が一端に
印加され開成される。その為、このマスターの
LSIでは、アンドゲート２９を介してスレーブの
LSIの出力がフルアダー２７に供給される。一方、スレーブのLSIでは、対応するアンドゲ
ート２９が閉成される。しかし、インバータ３０
にて反転されたマスター／スレーブ信号がトラン
スフアゲートG₃₃に供給される為、トランスフア
ゲートG₃₃が開成し、ラツチ１１の出力DOが端
子DATAを介して出力することになる。なお、このアンドゲート２９の一方の入力端子
とトランスフアゲートG₃₃の入力端子とは抵抗R₁
を介してグランドレベル（“０”レベル）に設定
されている。しかして、端子DATAは、マスターのLSIでは
入力端子として、スレーブのLSIでは出力端子と
して機能設定される。従つて、マスターのLSI内のフルアダー２７で
は、マスターのLSI内で生成された楽音情報と、
スレーブのLSI内で生成された楽音情報とを１ビ
ツト毎にシリアルに加算し、トランスフアゲート
G₃₂を介してラツチ２６に印加する。また、フルアダー２７のキヤリー出力端子
COUTからはキヤリー信号が出力して、アンド
ゲート３１を介してラツチ３２に印加される。な
お、このアンドゲート３１にはインバータ２８の
出力信号が供給されており、タイミングt₀〜t₁₄に
て、アンドゲート３１は開成する。そして、上記
ラツチ３２はクロツクφ₁にて読込動作を行ない、
その出力は、フルアダー２７のキヤリー入力端子
CINに印加されることになる。このようにして、マスターのLSIにて生成され
た楽音情報と、スレーブのLSIにて生成された楽
音情報とがフルアダー２７にて加算され、その結
果データがラツチ１１〜２６にラツチされると、
その情報が、ラツチ３３〜４８にクロツクφ₁₆（後
述）のタイミングでパラレルに転送されラツチさ
れる。そして、このラツチ３３〜４８の出力は、トラ
ンスフアゲートG₃₄〜G₄₉を介して、クロツクφL
（後述）にて読込動作を行なうラツチ４９〜６４
に印加される。なお、上記トランスフアゲート
G₃₄〜G₄₉のゲートには、タイミング信号t₁₅が供
給されており、タイミングt₁₅のときに限り、ラ
ツチ３３〜４８の内容がラツチ４９〜６４に転送
される。そして、それ以外のタイミングでは、ラ
ツチ４９〜６３の出力端子と接続されているトラ
ンスフアゲートG₅₀〜G₆₄が開成し、夫々上位ビ
ツト側のラツチ５０〜６４の入力端子に印加され
ることになる。なお、上記トランスフアゲート
G₅₀〜G₆₄の各ゲートには、タイミング信号t₁₅が
インバータ６５により反転されて供給されてい
る。従つて、クロツクφLによつてラツチ３３〜４
８から供給された楽音情報を、必要に応じて上位
ビツト側へシフトして、換言すれば圧縮して、ラ
ツチ６６〜８１へ出力することになる。上記ラツチ６６〜８１はクロツクφ₁₆にて読込
動作を行ない、その出力を上述した端子D₀〜D₁₅
へ供給する。なお、最上位ビツト即ち符号ビツト
に対応するラツチ８１の出力はインバータ８２に
より反転されて、出力端子D₁₅に印加される。即
ち、波形の演算処理は、本実施例の場合２の補数
演算で行われており、このラツチ６６〜８１は、
最大レベル（正）が「01…１」で、零レベルが
「０…０」で最小レベル（負）は「10…01」とな
るが、このインバータ８２によつて、リニアな出
力特性が得られることになる。即ち、最大レベル
が「11…１」で、零レベル（グランドレベル）が
「10…０」で、最小レベルが「00…01」となる。次に、エンベロープデータの合成回路について
説明する。マスターのLSIでは、上述した楽音の
振幅情報と同時に最大４音までのエンベロープ情
報が合成されて、トランスフアゲートG₆₅〜G₇₁
に印加される。なお、このエンベロープデータ
は、本来のエンベロープデータをそのまま加算し
ても良いが、上位ビツトだけを加算するようにし
ても良く、本実施例の場合４音までのエンベロー
プデータの加算データは、７ビツト（E₀〜E₆）
にて表現されるとする。また、このエンベロープ
データは、図示していないが、上述した楽音の振
幅情報d₀〜d₁₄を生成する場合にも用いられてお
り、各楽音は、本来の波形の振幅データと、その
際のエンベロープデータとを乗算して得られてい
る。しかして、上記トランスフアゲートG₆₅〜G₇₁
及びトランスフアゲートG₇₂には、タイミング信
号t₁₅がゲート信号として供給されており、タイ
ミングt₁₅の際に限り、ゲートが開成してエンベ
ロープデータがラツチ８３〜９０に供給される。
なお、トランスフアゲートG₇₂には“０”信号が
印加されている。このラツチ８３〜９０はクロツクφ₂（後述）に
て読込動作を行ない、上記タイミング信号t₁₅が
“１”信号となる時点では、上述したようにトラ
ンスフアゲートG₆₅〜G₇Bの出力信号を読込むが、
それ以外のタイミング即ちt₀〜t₁₄のタイミングで
は、上位ビツト側のラツチ８４〜９０の出力及び
フルアダー９１の加算出力を夫々トランスフアゲ
ートG₇₃〜G₈₀を介して読込む。即ち、このトラ
ンスフアゲートG₇₃〜G₈₀にはゲート信号として
タイミング信号t₁₅がインバータ９２を介して反
転されて供給されており、従つてタイミングt₀〜
t₁₄では、トランスフアゲートG₇₃〜G₈₀が開成す
ることになる。上記フルアダー９１には、ラツチ８３の出力
EOがＢ入力端子に与えられ、そのＡ入力端子に
は、エンベロープデータ入力端子ENVから入力
するシリアルデータがアンドゲート９３を介して
印加されている。このアンドゲート９３は、マスターに設定され
ておれば“１”信号が一端に印加され開成される
が、スレーブに設定されれば“０”信号が一端に
印加され閉成される。その為、マスターのLSIで
は、アンドゲート９３を介してスレーブのLSIの
出力がフルアダー９１に供給される。一方スレーブのLSIでは、対応するアンドゲー
ト９３が閉成される。しかしインバータ９４にて
反転されたマスター／スレーブ信号がトランスフ
アゲートG₈₁に供給される為、トランスフアゲー
トG₈₁が開成し、ラツチ８３の出力EOが端子
ENVを介して出力することになる。なお、このアンドゲート９３の一方の入力端子
とトランスフアゲートG₈₁の入出力端子とは抵抗
R₂を介してグランドレベル（“０”レベル）に設
定されている。しかして、端子ENVは、マスターのLSIでは
入力端子として、スレーブのLSIでは出力端子と
して機能設定される。従つてマスターのLSI内の
フルアダー９１でマスターのLSI内で生成された
エンベロープ情報とスレーブのLSIで生成された
エンベロープ情報とを１ビツト毎にシリアルに加
算し、トランスフアゲートG₈₀を介してラツチ９
０に印加する。また、フルアダー９１のキヤリー出力端子
COUTからは、キヤリー信号が出力して、アン
ドゲート９５を介してラツチ９６に印加される。
なお、このアンドゲート９５には、インバータ９
２の出力信号が供給されており、タイミングt₀〜
t₁₄にて、アンドゲート９５は開成する。そして、
上記ラツチ９６はクロツクφ₂にて読込動作を行
ない、その出力は、フルアダー９１のキヤリー入
力端子CINに印加されることになる。このようにして、マスターのLSIにて生成され
たエンベロープデータと、スレーブのLSIにて生
成されたエンベロープデータとがフルアダー９１
にて加算され、その結果データがラツチ８３〜９
０にラツチされると、その上位３ビツトの情報
が、ラツチ９７〜９９にクロツクφ₁₆のタイミン
グでパラレルにラツチされる。そして、このラツチ９７〜９９の出力は、直接
及びインバータ１００〜１０２を介して、デコー
ダ１０３に入力する。なお、このデコーダ１０３
はノアマトリクス回路より成り、このデコーダ１
０３の出力ラインm₁〜m₄，m₅，m₆の出力と、
ラツチ９７〜９９との関係は第１表の如くなる。

【表】なお、第１表において、×は「０」または「１」
のいずれであつても良いことを示すものである。
そして、上記ラインm₁〜m₄の出力はアンドゲー
ト１０４〜１０９の一方の入力端子に印加され
る。そして、このアンドゲート１０４〜１０７に
は、オアゲート１０８，１０９，１１０の出力及
びタイミング信号t₁₅が供給される。なお、この
オアゲート１０８にはタイミング信号t₀，t₁，t₂，
t₁₅が供給され、オアゲート１０９にはタイミン
グ信号t₀，t₁，t₁₅が供給され、オアゲート１１０
にはタイミング信号t₀，t₁₅が供給される。そし
て、このアンドゲート１０４〜１０７の出力はオ
アゲート１１１に供給され、アンドゲート１１２
を介してクロツクφLとして出力することになる。
なお、このアンドゲート１１２の一端にはクロツ
クφ₁が供給される。このようにして、アンドゲート１１２を介して
出力するクロツクφLは、第２表に示す如く出力
されることになる。

【表】また、上記デコーダ１０３からラインm₅，m₆
を介して出力するデータはラツチ１１３，１１４
にクロツクφ₁₆により読込まれる。そして、この
ラツチ１１３，１１４の出力は、端子S₀，S₁を介
して増幅器４に与えられ増幅率が決定される。例
えば、本実施例の場合、その増幅率は、第３表の
如くなる。

【表】次に、本実施例の動作を説明する。先ず、各
LSIの動作を先に説明する。第３図は本実施例の
電子楽器に供給されるクロツク及びタイミング信
号などを示すもので、上述したラツチ１１〜２
６，３２の書込みは、第３図ａに示すクロツク
φ₁にて行なわれ、また、上述したラツチ８３〜
９０，９６の書込みは、第３図ｂに示すクロツク
φ₂にて行なわれる。そして、これらのラツチの
ほか、上述したラツチは全て第３図ｃに示すクロ
ツクφRと同期して読出しが行なわれる。そして、第２図に示した各回路はt₀〜t₁₅（第３
図ｅ参照）を基本サイクルとして動作するもの
で、各楽音の振幅データと合成データとエンベロ
ープデータの合成データとは、タイミングt₁₅ま
でに決定されている。従つて、タイミングt₁₅（第３図ｆ参照）におい
て、マスターのLSI、スレーブのLSIともにトラ
ンスフアゲートG₁〜G₁₆，G₆₅〜G₇₂が開成し、
夫々のデータがラツチ１１〜２６，８３〜９０に
印加される。従つて、ラツチ１１〜２６にはクロ
ツクφ₁でラツチ８３〜９０にはクロツクφ₂で当
該データがラツチされる。そして、次のタイミングt₀〜t₁₄においては、ラ
ツチ１１〜２６の内容はクロツクφ₁と同期して、
下位ビツトから順次フルアダー２７及びトランス
フアゲートG₃₃に供給されるようになり、またラ
ツチ８３〜９０の内容はクロツクφ₂と同期して、
下位ビツトから順次フルアダー９１及びトランス
フアゲートG₈₁に供給されるようになる。しかして、マスターのLSIにおいては、トラン
スフアゲートG₃₃，G₈₁が閉成し、且つアンドゲ
ート２９，９３が開成する一方、スレーブのLSI
においては、トランスフアゲートG₃₃，G₈₁が開
成し、且つアンドゲート２９，９３が閉成する。従つて、マスターのLSIのフルアダー２７，９
１は、スレーブのLSIからシリアルに転送されて
くる振幅データ及びエンベロープデータと、マス
ターのLSIで生成された振幅データ及びエンベロ
ープデータとを加算することになる。スレーブのLSIのフルアダー２７，９１では、
各Ｂ入力端子から供給されるデータを単に出力す
るだけである。第３図ｇ，ｈは、ラツチ１１から出力されるデ
ータDOの変化及びラツチ８３から出力されるデ
ータEOの変化を夫々示すものである。このよう
にして、マスターのLSIにおいては、マスターの
LSIのデータとスレーブのLSIのデータとが加算
されて得られた結果データが、第３図ｄに示すク
ロツクφ₁₆により、ラツチ３３〜４８，９７〜９
９に読込まれる。そして、このラツチ３３〜４８，９７〜９９に
読込まれた振幅値データと、エンベロープデータ
（上位３ビツトデータ）とは、次のt₀〜t₁₅のサイ
クルの間保持され、その間に、楽音データの圧縮
処理が行なわれる。即ち、上記第２表に示したように、ラツチ９７
〜９９に記憶された３ビツトのデータに基づき、
クロツクφLがアンドゲート１１２から出力する
ことになる。また、そのクロツクは第３図ｉにも
示してある。即ち、ラツチ９７〜９９の内容が如
何なる値としても、第３図ｉ−１〜ｉ−４に示し
てあるようにタイミングt₁₅の時点ではクロツク
φLが出力し、ラツチ３３〜４８の出力をラツチ
４９〜６４が記憶する。そして、その後、クロツクφLの出力が“１”
となる毎に、このラツチ４９〜６４の内容は上位
ビツト側へシフトしてゆく。つまり、第２表及び
第３図ｉからも理解されるように、エンベロープ
値が大であれば、即ちラツチ９９〜９７の内容が
「１××」であれば、シフトは行なわれないが、
その内容が「01×」であれば１ビツトシフトし、
また「001」であれば２ビツトシフトし、更に
「000」であれば３ビツトシフトした後ラツチ４９
〜６４はその内容を保持する。そして、クロツクφ₁₆にて、エンベロープ値の
大きさに応じてシフトされて得られた結果データ
をラツチ６６〜８１はラツチする。同時に、ラツ
チ１１３，１１４はデコーダ１０３から供給され
るラインm₅，m₆から出力される２ビツトのデー
タをラツチするようになる。このようにして、マスターのLSIでは、スレー
ブのLSIからの振幅データ、エンベロープデータ
が、マスターのLSIにて生成される振幅データ、
エンベロープデータと合成されて出力する。即
ち、エンベロープデータから得られる増幅率を表
わす２ビツトのデータは後段の増幅器に供給さ
れ、圧縮された振幅データはＤ−Ａ変換器に供給
され、アナログ信号に変換された後、上記増幅器
に与えられる。さて、本実施例の場合、CPU２０１からは、
制御信号AUTO／MNが第４表の如く与えられ
る。即ち、この第４表は、制御信号AUTO／MN
が“０”であるか“１”であるかによつて、LSI
Ｌ３〜Ｌ５の機能が如何に設定されるかを示して
いる。

〔発明の効果〕

以上説明したように、本発明は、メロデイ音生
成手段とメロデイ音／伴奏音生成手段との間でデ
ータ転送可能とし、メロデイ音を表わすデイジタ
ル楽音情報は、上記メロデイ音生成手段にてデイ
ジタル合成された後にそれに接続された第１のデ
イジタルアナログ変換器でアナログ信号に変換さ
れ、伴奏音を表わすデイジタル楽音情報は、上記
メロデイ音／伴奏音生成手段に接続された第２の
デイジタルアナログ変換器でアナログ信号に変換
されるようにしたので、上記メロデイ音／伴奏音
生成手段は、メロデイ音を生成するときも伴奏音
を生成するときも使用され、効率的であり、しか
も、必ずメロデイ音信号は第１のデイジタルアナ
ログ変換器からまとめて出力され、伴奏音信号は
第２のデイジタルアナログ変換器から出力される
から後段のアナログ処理が容易に行え、しかも適
切なものとなるという効果がある。

【図面の簡単な説明】

図面は本発明の実施例を示し、第１図は同実施
例の回路ブロツク図、第２図は同実施例の要部詳
細図、第３図は同実施例のタイムチヤート、第４
図は同実施例の出力音量の変化を示す図である。２０１……CPU、２０５，２０７……Ｄ−Ａ
変換器、２０６，２０８……増幅器、２７，９１
……フルアダー、９７〜９９……ラツチ、１０３
……デコーダ、４９〜６４……ラツチ、Ｌ３〜Ｌ
５……LSI。

Claims

【特許請求の範囲】１メロデイ音を表わすデイジタル楽音情報を生
成可能なメロデイ音生成手段と、このメロデイ音生成手段に接続され、与えられ
る上記メロデイ音を表わすデイジタル楽音情報を
アナログ信号に変換する第１のデイジタルアナロ
グ変換器と、メロデイ音を表わすデイジタル楽音情報と伴奏
音を表わすデイジタル楽音情報とを選択的に生成
可能なメロデイ音／伴奏音生成手段と、上記メロデイ音／伴奏音生成手段に接続され、
該メロデイ音／伴奏音生成手段が、伴奏音を生成
する際、生成された上記伴奏者を表わすデイジタ
ル楽音情報をアナログ信号に変換する第２のデイ
ジタルアナログ変換器と、上記メロデイ音／伴奏音生成手段が、メロデイ
音を生成する際、生成された上記メロデイ音を表
わすデイジタル楽音情報を上記メロデイ音生成手
段にデータ転送し、上記メロデイ音生成手段が生
成したメロデイ音を表わすデイジタル楽音情報と
合成した後、上記第１のデイジタルアナログ変換
器に供給する手段と、を具備して成ることを特徴とするデイジタル電子
楽器。２上記メロデイ音生成手段と上記メロデイ音／
伴奏音生成手段とは、時分割動作により複数のデ
イジタル楽音情報を生成可能であることを特徴と
する特許請求の範囲第１項記載のデイジタル電子
楽器。３上記メロデイ音生成手段と上記メロデイ音／
伴奏音生成手段とは、それぞれ１チツプの半導体
集積回路で形成されて成ることを特徴とする特許
請求の範囲第１項又は第２項記載のデイジタル電
子楽器。