JPH0283607A

JPH0283607A - 電気部品の誤搭載検出装置

Info

Publication number: JPH0283607A
Application number: JP63237379A
Authority: JP
Inventors: Kenji Fujizono; 藤園　賢治
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1990-03-23
Anticipated expiration: 2013-02-04
Also published as: JP2708497B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕電気部品を搭載する際に、誤搭載を防止するようにした
誤搭載防止方式に関し、誤搭載を自動的に検知することを目的とし、中央処理装
置から導入される・信号に基づいて動作する信号供給手
段と、中央処理装置と信号供給手段を電気的に接続し・
且つ機械的に支持する接続手段とを具える搭載方式にお
いて、接続手段は、信号供給手段が所望の位置に搭載さ
れたか否かを識別する識別手段を有し、信号供給手段は
、識別手段の識別に基づいて、該信号供給手段が所望の
位置に搭載されれば、中央処理装置に応答信号を出力す
る判定手段を有するように構成したことを特徴とする誤
搭載防止方式。

〔産業上の利用分野〕

本発明は、誤搭載防止方式に関し、特に、電気部品を搭
載する際に、誤搭載を防止するようにした誤搭載防止方
式に関するものである。

〔従来の技術〕

取り替えを簡単にする必要がある電気部品や電気素子を
、電気的に接続し且つ機械的支持を与えるようにする所
謂バンクボードを介して他の装置に接続する場合、当該
バックボードへの実装位置が指定されていることがある
。

例えば主記憶装置と補助記憶装置から成る記憶装置にお
いては、価格等の面から使用頻度の高い主記憶装置には
高速メモリを使用し、使用頻度の低い補助記憶装置には
低速メモリを使用する。この場合、記憶装置に用いられ
るメモリの特性は用途により異なるためバックボードに
実装される電気部品等は実装位置が指定されている。ま
た、実装に際しては、担当者が注意して実装作業を行な
っている。

〔発明が解決しようとする課題〕

しかしながら、実装する際に人為的な誤りにより実装位
置を間違えることがある。例えば高速メモリを補助記憶
装置用に接続し、低速メモリを主記憶装置用に接続して
しまう場合である。その場合、中央処理装置がこの実装
の誤りを検出できずに動作して処理効率が低下するとい
う問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、誤搭載を自動的に検知するようにした誤搭載防止
方式を提供することを目的としている。

〔課題を解決するための手段］第１図は、本発明の誤搭載防止方式の原理ブロック図で
ある。

図において、接続手段１１５は、中央処理装置］、　Ｉ
　１と信号供給手段１１３を電気的に接続し且つ機械的
に支持すると共に、信号供給手段１１３が所望の位置に
搭載されたか否かを識別する識別手段１１６を有する。

信号供給手段１１３は、中央処理装置１１１から導入さ
れる信号に基づいて動作し、識別手段１１６の識別に基
づいて、信号供給手段１１３か所望の位置に搭載されれ
ば、中央処理装置１１１に応答信号を出力する判定手段
１１７を有する。

従って、全体として、信号供給手段１１３が所望の位置
に搭載されれば、判定手段１１７がら中央処理装置１１
１に応答信号が出力される。

〔作　用〕

信号供給手段１１３は接続手段１１５を介して中央処理
装置１１１に接続され、中央処理装置１１１から導入さ
れる信号に基づいて動作する。

信号供給手段１１３に含まれる判定手段１１７は、接続
手段１１５が有する識別手段１１６の識別に基づいて、
信号供給手段１１３が接続手段１１５の所望の位置に搭
載されれば、中央処理装置１１１に応答信号を出力する
。

本発明にあっては、識別手段１１６の識別に基づいて、
判定手段１１７が中央処理装置ｆｌｌｌに応答信号を出
力するので、誤搭載を自動的に検知することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明による誤搭載防止方式を採用した一実
施例の構成ブロンク図を示す。

■、実施例と第１図との対応関係ここで、本発明の実施例と第１図との対応関係を示して
おく。

信号供給手段１１３は、高速メモリ部２１１低速メモリ
部２２１に相当する。

接続手段１１５は、バックボード２３１に相当する。

識別手段１１６は、接地された端子である端子２３７、
、開放状態にある端子２３７□に相当する。

判定手段１１７は、トライ・ステート・バッファ２１５
．端子２１Ｌ、端子２１７□、応答信号生成回路２１９
．）ライ・ステート・バッファ２２５、端子２２７．、
端子２２７７．応答信号生成回路２２９に相当する。

中央処理装置１１１は図示せず。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

■、実施例の構成第２図において、本発明の誤搭載防止方式を採用した記
憶装置は、高速メモリ部２１１と、低速メモリ部２２１
と、バックボード２３１と、図示しない中央処理装置（
ＣＰＵ）で構成される。

高速メモリ部２１１は、抵抗器２１３と、所望の位置に
搭載されたか否かを判定するトライ・ステート・バッフ
ァ２１５と、バックボード２３１に接続する端子２１７
１と、ＣＰＵへの応答信号を返す端子２１７□と、ＣＰ
Ｕへの応答信号を生成する応答信号生成回路２１９を備
える。

低速メモリ部２２１は、抵抗器２２３と、所望の位置に
搭載されたか否かを判定するトライ・ステート・ハ・ノ
ファ２２５と、バックボード２３１に接続する端子２２
７１と、ＣＰＵへの応答信号を返す端子２２７□と、ｃ
ｐ、ｕへの応答信号を生成する応答信号生成回路２２９
を備える。

バックボード２３１は、高速メモリ部２１１を搭載する
基本部２３３と、低速メモリ部２２１を搭載する拡張部
２３５とを備える。

高速メモリ部２１１において、トライ・ステート・バッ
ファ２１５の出力制御入力端子は、端子２１７１に接続
されると共に、電圧Ｖ、（例えば５ボルト）が抵抗器２
１３を介して反転されて印加される。トライ・ステート
・バッファ２１５の入力端子は応答信号生成回路２１９
の出力を入力し、出力端子は端子２１７□を介してＣＰ
Ｕに接続される。

低速メモリ部２２１において、トライ・ステート・バッ
ファ２２５の出力制御入力端子は、端子２２７Ｉに接続
されると共に、電圧Ｖ、（例えば５ボルト）が抵抗器２
２３を介して印加される。

トライ・ステート・バッファ２２５の入力端子は応答信
号生成回路２２９の出力を入力し、出力端子は端子２２
７□を介してＣＰＵに接続される。

パンクボード２３１の基本部２３３は、接地されている
端子２３７１を具え、拡張部２３５は、開放されている
端子２３７□を具える。

■、実施例の動作上述した構成の誤搭載防止方式においては、高速メモリ
部２１１と低速メモリ部２２１は、それぞれの有するト
ライ・ステート・バッファ２１５および２２５の出力制
御入力信号が論理レベル“′高”°で動作するように設
定する。

ここで、高速メモリ部２１１を接続すべき基本部２３３
の端子２３７．は接地されている。また、低速メモリ部
２２１を接続すべき拡張部２３５の端子２３７□は開放
状態である。高速メモリ部２１１と低速メモリ部２２１
とがバックボード２３１の所望の位置に搭載される場合
、高速メモリ部２１１においては、端子２１７１が接地
されることにより、トライ・ステート・バッファ２１５
の出力制御入力信号の論理レベルは“低′°となるが、
反転入力になるため論理レベルは“高°′として作用す
る。また、低速メモリ部２２１においては、端子２２７
１は開放となっているのでトライ・ステート・バッファ
２２５の出力制御入力信号の論理レベルは“高″゛とな
る。

出力制御入力信号が論理レベル高パであればトライ・ス
テート・バッファ２１５および２２５は動作し、入力さ
れる信号と同極性の信号を出力する。つまり、応答信号
生成回路２１９および２２９の出力をそれぞれに対応す
る端子２１７□および端子２２７□から出力する。

逆に接続される場合、高速メモリ部２１１ではトライ・
ステート・バッファ２１５の出力制御入力信号の論理レ
ベルは“高“となるが、反転入力されるため論理レベル
は“°低′″として作用する。

低速メモリ部２２１では端子２２７１が接地されること
により、トライ・ステート・バッファ２２５の出力制御
入力信号の論理レベルは“低°゛となる。出力制御入力
信号が論理レベル°“低パでは、２つのトライ・ステー
ト・バッファ２１５および２２５の出力は高インピーダ
ンスとなり、それぞれが接続される応答信号生成回路２
１９および２２９の出力をＣＰ［Ｊへ出力しない。

■、実施例のまとめこのようにしてＣＰＵは誤搭載を高速メモリ部２１１、
低速メモリ部２２１からの応答信号無として判定するこ
とができる。誤搭載を検知すればＣＰＵの制御により動
作は行なわれないので修正することができ、誤搭載を検
知できずに動作して処理効率を低下することはない。

■９発明の変形態様なお、上述した本発明の実施例にあっては、記憶装置に
関するものであったが、他の電気部品を複数実装するも
のであっても良い。

また、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果］上述したように、本発明によれば、識別手段の識別に基
づいて、判定手段が中央処理装置に応答信号を出力する
ので、誤搭載を自動的に検知でき、実用的には極めてを
用である。

【図面の簡単な説明】

第１図は本発明の誤搭載防止方式の原理ブロフク図、第２図は本発明による誤搭載防止方式を採用した一実施
例の構成ブロフク図である。図において、１１１は中央処理装置、１１３は信号供給手段、１１５は接続手段、１１６は識別手段、１１７は判定手段、２１１は高速メモリ部、２１．３，２２３は抵抗器、２１５．２２５はトライ・ステート・バッファ、２１７
．２２７，３２７は端子、２１９．２２９は応答信号生成回路、２２１は低速メモリ部、２１３はバックボード、２３３は基本部、２３５は拡張部である。久あ烙Ｉｌｌ肋屑理フ′０・７７図第１図

Claims

【特許請求の範囲】

（１）中央処理装置（１１１）から導入される信号に基
づいて動作する信号供給手段（１１３）と、前記中央処
理装置（１１１）と前記信号供給手段（１１３）を電気
的に接続し且つ機械的に支持する接続手段（１１５）と
を具える搭載方式において、前記接続手段（１１５）は、前記信号供給手段（１１３
）が所望の位置に搭載されたか否かを識別する識別手段
（１１６）を有し、前記信号供給手段（１１３）は、前記識別手段（１１６
）の識別に基づいて、該信号供給手段（１１３）が所望
の位置に搭載されれば、前記中央処理装置（１１１）に
応答信号を出力する判定手段（１１７）を有するように
構成したことを特徴とする誤搭載防止方式。