JPH0283734A - ディジタルシグナルプロセッサの並列処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタルシグナルプロセノザの並列処理方式に関し、 データの演算と転送の処理能力を向上させる並列処理方
式を桿供することを目的とし、ランダムアクセスメモリ
と、プログラムシーケンスを制御するシーケンス制御部
と、データの演算を行う演算部とを有するディジタルシ
グナルプロセソサにおいて、シーケンス制御部に、所定
のプログラム命令を表すデータを入力して記１ａシ、デ
ータをランダムアクセスメモリに記憶するためのアドレ
スを決める第１及び第３の記憶回路と、第１の記憶回路
に接続され、第１の記憶回路に記憶したデータをデコー
ダの出力のタイミング信号により読め出して記憶する第
２の記憶回路と、第１及び第２の記４４ａ回路に接続さ
れ、第１及び第２の記４１回路に記４．Ｉ　したデータ
を読め出して、データの内容を解読し、対応する転送用
の制御信号を出力するデコーダと、データの演算命令と
転送命令が同期している時には第１の記憶回路から読め
出したデータを選択し、データの演算命令と転送命令が
非同期の時には第３の記ｔｔｌＴ８１路から読み出した
データを選択して出力する選択手段と、選択手段に接続
され、選択手段の出力を入力して記憶する第４の記ｔａ
回路と、’ｔＭ沢手段と第４の記憶回路に接続され、選
択手段の出力データ及び第４の記憶回路に記憶したデー
タを読み出して入力し、データの内容を解読し、対応す
る演算用の制御信号を出力する第２のデコーダとを設け
、演算部に、複数のワードのアドレスからなり所定のア
ドレスに演算命令を表すデータを、他の所定の７ルスに
転送命令を表すデータを記憶する第５及び第６の記憶回
路と、第５及び第６の記憶回路から読め出したデータを
入力して算術／論理演算を行う算術・論理回路とを設け
、データの演算と転送を独立に行うように構成する。

〔産業上の利用分野〕

本発明は、ディジタルシグナルプロセソサ（以下ＤＳｒ
’と称する）の並列処理方式の改良に関するものである
。

この際、データの演算と転送の処理能力を向上させる並
列処理方式が要望されている。

〔従来の技術〕

第５図は一例のＤＳＰの構成を示すブロック図である。

第６図は従来例のシーケンス制御部の構成を示すブロッ
ク図である。

第７図は従来例の演算部の構成を示すブロック図である
。

１．５Ｉで作ったＤＳＰは音声の帯域圧縮、ＮＣ制御、
画像処理等に広く利用されている。第５図に示すように
、−・般にＤＳＰ　６は、入力されたデータを記憶する
ＲＡＭ　３、データの演算を行う演算部４、データの読
み出し／書き込みのアドレスを発注するアドレス発生部
２、データの入出力を行う入出力部５及びシーケンスを
制御するシーケンス制御部１からなる。

第６図は第５図に示ずう・−ケンス制御部１を詳細に記
述した図である。同図において、切り替え回路（以下Ｓ
ＥＬと称する）７は通常ａ側の入力に設定され、加算器
９においてクロック（マシンサイクル）毎にプログラム
カウンタ（以下ＰＣと称する）８の出力値に“］”を加
算した値を、Ｓｌ！＋、７を介してＰＣＢに人力するよ
うにし、ている。そしてＰＣＢにおいて、カウント値を
１つずつ増すようにしている。

尚、ＳＥＬ　７の入力すは、分岐命令の場合に使用する
。

上記ＰＣＢのカウント値により示されたアドレスに対応
して、ＲＯ？Ｉ　１０から命令を表すデータが読み出さ
れる。読み出されたデータはインス１−ラクションレジ
スタ（以下ＪＲと称する）ＩＩに入力され、−時記憶さ
れ、ＲＡＭ　３に記憶する時のアドレスの計算が行われ
る。

ＩＲＩＩに一時記憶されたデータは上記計算が行われた
後読め出され、ＩＩ？１２に入力され一時記憶される。

そしてデコーダ（以下ＤＥＣと称する）１３からの読め
出し信号により、ＩＲＩＩ、１２に記憶されたブタが読
み出され、ＤＥＣ１３においてそれぞれ別個に演算及び
転送用の制御信号が作られ、ＲＡ３等に向けて送出され
る。

一方、第７図に示す演算部（第５図に４で示す）におい
て、ＩＩＡＭ　３から読み出した各１ワードのデータを
レジスタ１４及び１５に入力し、−時記憶する。上記デ
ータの乗算を行う場合には、レジスタ１４．１５からデ
ータを読み出し、乗算器（以下ＭＰＹと称する）１６に
おいて乗算を行う。乗算結果をレジスタ１７に一時記１
．ａする。

次に、レジスタ１４に記ｔｉシたデータとＭＰＹ１６の
乗算結果との加算を行いたい時には、レジスタ１４及び
１７に記ｔａシたデータを読み出し、算術・論理回路（
以下ＡＬＩＪと称する）１８において加算を行う。

」−１記加算結果をレジスタ１９に一時記憶する。

更に、例えばレジスタ１９に一時記憶したデータとレジ
スタ１４に−・時記憶したデータとの減算を行う時には
、レジスタ１４及び１９からデータをｉ！　２ｊ出して
ＡＬＵ１８に加え、減算を行う。

そしてレジスタ１４．１５にＲＡＭ　３からデータを転
送している間に、例えばＭＰＹ１６においてデータの乗
算を行う。このようにしてデータ転送と演算を並列に行
うようにしていた。

〔発明が解決しようとする課題〕

しかしながら上述の回路構成においては、演算とデータ
の転送が複合される割合は２０〜３０％程度であり、処
理効率を上げる限界となっているという問題点があった
。

したがって本発明の目的は、データの演算と転送の処理
能力を向上させる並列処理方式を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、ランダムアクセスメモリと、プロ
グラムシーケンスを制御するシーケンス制御部と、デー
タの演算を行う演算部とを有するディジタルシグナルプ
ロセソサにおいて、３５０及び２５０は所定のプログラ
ム命令を表すデータを入力して記俯し、データをランダ
ムアクセスメモリに記憶するためのアドレスを決める第
１及び第３の記憶回路である。

３６０は第１の記憶回路に接続され、第１の記憶回路に
記憶したデータをデコーダ３７０の出力のタイミング信
号により読み出して記憶する第２の記憶回路である。

３７０は第１及び第２の記す、０回路に接続され、第１
及び第２の記憶回路に記憶したデータを読み出して、デ
ータの内容を解読し、対応する転送用の制御信号を出力
するデコーダである。

２６０はデータの演算命令と転送命令が同期している時
には第１の記憶回路から読み出したデータを選択し、デ
ータの演算命令と転送命令が非同期の時には第３の記憶
回路から読み出したデータを選択して出力する選択手段
である。

２７０は選択手段に接続され、選択手段の出力を入力し
て記憶する第４の記憶回路である。

２８０は選択手段と第４の記憶回路に接続され、選択手
段の出力データ及び第４の記憶回路に記憶したデータを
読み出して入力し、データの内容を解読し、対応する演
算用の制御信号を出力する第２のデコーダである。」７
記３５０．３６０．３７０．２５０．２６０．２７０及
び２８０をシーケンス制御部に設ける。

４１０．４２０は複数ワードのアドレスからなり所定の
アドレスに演算命令を表すデータを、他の所定のアドレ
スに転送命令を表すデータを記す、＃する第５及び第６
の記憶回路である。

４５０は第５及び第６の記憶回路に記憶したデータを読
み出して人力し、算術／論理演算を行う算術・論理回路
である。上記４１０．４２０及び４５０を演算部に設け
る。

そして、データの演算と転送を独立に行うようにする。

〔作　用〕

第１図において、シーケンス制御部に設けた選択手段２
６０において、データの演算命令と転送命令が同期して
いる時には第１の記憶回路３５０から読み出したデータ
を選択し、データの演算命令と転送命令が非同期の時に
は第３の記憶回路２５０から読め出したデータを選択し
て出力する。

そして、デコーダ３７０からは転送用の制御信号を出力
し、第２のデコーダ２８０からは演算用の制御を出力す
るようにする。

更に演算部の第５及び第６の記憶回路４１０．４２０を
、複数ワードのアドレスからなり所定のアドレスに演算
命令を表すデータを、他の所定のアドレスに転送命令を
表すデータを記憶する構成とする。そして例えば第５及
び第６の記憶回路旧０５４２０のそれぞれの１７２のア
ドレス領域を演算に、残り１／２のアルレス領域を転送
に用いる。

この結果、演算と転送を独立に行うことが可能となる。

〔実施例〕

第２図は本発明の実施例のシーケンス制御部の構成を示
すブロック図である。

第３図は本発明の実施例の演算部の構成を示すブロック
図である。

第４図は実施例の回路を使用した時のバタフライ演算の
動作を説明する図である。

全図を通じて同一符号は同一対象物を示す。

第２図はシーケンス制御部の構成を示しており、演算用
、転送用にそれぞれ１つずつシーケンス制御回路を設け
ている。同図において、転送の命令と演算の命令が同期
して（即ち同じタイミングで）動作する場合、ＳＰ、Ｌ
２６はＤｌｉＣ３７からの制御信号乙こよりｌＲ３５か
らの入力を選択し、例えば３２ビツトのうち７ビソトの
演算命令を表すデータがＲＯＭ３４−ｌＲ３５−５ＥＬ
２６→ｌＲ２７と転送され、Ｄ１三Ｃ２Ｂにおいて演算
用制御信号が作られる。

転送と演算を独立に実行さ−Ｕる場合は、５ＥＬ２６は
ｌＲ２５からの入力をｊハ択する。この結果、２つのシ
ーケンス制御回路は全く独立になる。

しかし転送は演算するデータを用意するために実行する
ので、演算用レジスタ（第７図に示す演算部のレジスタ
Ｉ４．１５及び１つ）が演算に使用されていれば、転送
を独立に行っても効率は向上しない。そこで七ｊ水の実
施例に、以下に記述する実施例も加える。

第３図において、レジスタファイル４１．４２及び４Ｇ
は２つのデータを同時に読め出し、書き込むことができ
、又１つのデータを読み出し、書き込むことができる。

又、上記各レジスタファイルは例えば１６ワートの大き
さがあり、８ワードを演算用に使用し、他の８ワードを
次の演算用に使用する。

演算と転送を別々に行うようにした場合の例として、高
速フーリエ変換の基本となるバタフライ演算について説
明する。

第４図において、複素数ａ＋ｊｂ、ｃ＋ｊｄ及びｕ＋ｊ
ｖが与えられており、ｅ、ｆ、ｇ及びｈをそれぞれ求め
る。計算式は次式のようになる。

即ち、 （ｃ−１ｊｄ）Ｘ　　（ｕ＋ｊｖ）＝ （ｃ　ｕ−ｄ　ｖ　）　　４−　ｊ　　（ｃ　ｖ　＋　
ｄ　ｕ　）　　、ｅ＋ｊｆ＝　（ａ＋（ｃｕ−ｄｖ）ｌ
　＋ｊ　　（ｂｌ　　（ｃｖ　１−ｄｕ）　ｌ　、ｇ＋
ｊｈ−（ａ−（ｃｕ−ｄｖ）ｌ　→−ｊ　（ｂ−（ｃ■
トｄｕ）ｌ　。

レジスタファイル４１．４２及び４６にデータを同図（
ｂｌに示すように配置する。レジスタファイル４Ｇは演
算結果を記憶する。

演算は各レジスタファイルに記ｔｓシたデータを読み出
して行う。この場合、０〜７のアドレスは演算に用い、
８〜Ｆのアドレスを転送に用いるが、１つのバタフライ
演算が終了すると８〜Ｆのアドレスを演算に用い、０〜
７のアドレスを転送用に用いる。

この結果、演算と転送は完全に独立して行うことができ
、処理効率は大幅に向１−する。

第４図（Ｃ１に」二連の実施例の動作を説明するタイム
チャートを示すが、１０マシンザイクルで実行できるこ
とを示している。

一方、従来の回路で実行すると、Ｉ９マシンサイタル必
要となる。

〔発明の効果〕

以−ト説明したように本発明によれば、データの演算と
転送を全く独立に行うことにより、並列処理能力を向上
させることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例のシーケンス制御部の構成を示
すブロック図、 第３図は本発明の実施例の演算部の構成を示すブロック
図、 第４図は実施例の回路を使用した時のバタフライ演算の
動作を説明する図、 第５図は一例のＤＳＰの構成を示すブロック図、第６図
は従来例のシーケンス制御部の構成を示すブロック図、 第７図は従来例の演算部の構成を示すブロック図である
。 図において ３５０は第１の記憶回路、３６０は第２の記憶回路、２
５０は第３の記憶回路、２７０は第４の記憶回路、４１
０は第５の記憶回路、４２０は第６の記憶回路、２６０
は選択手段、 ３７０はデコーダ、２８０は第２のデコーダ、４５０は
算術・論理回路 を示す。 ヰ −例ｆ）ｖｓＰ／）ｓハＣ（示すブロック口語　５　履 ムづ 今ご水金１の〉−ケンスＩ４Ａｌ拳ｙ府Ｔｎメ角仄を示
ずプロ・・７）尼茶　ｂ　良

Claims (1)

1. 【特許請求の範囲】 ランダムアクセスメモリと、プログラムシーケンスを制
   御するシーケンス制御部と、データの演算を行う演算部
   とを有するディジタルシグナルプロセッサにおいて、 該シーケンス制御部に、所定のプログラム命令を表すデ
   ータを入力して記憶し、該データをランダムアクセスメ
   モリに記憶するためのアドレスを決める第１及び第３の
   記憶回路（３５０、２５０）と、該第１の記憶回路に接
   続され、該第１の記憶回路に記憶した該データをデコー
   ダ（３７０）の出力のタイミング信号により読み出して
   記憶する第２の記憶回路（３６０）と、 該第１及び第２の記憶回路に接続され、該第１及び第２
   の記憶回路に記憶したデータを読み出して、該データの
   内容を解読し、対応する転送用の制御信号を出力するデ
   コーダ（３７０）と、データの演算命令と転送命令が同
   期している時には該第１の記憶回路から読み出したデー
   タを選択し、データの演算命令と転送命令が非同期の時
   には該第３の記憶回路から読み出したデータを選択して
   出力する選択手段（２６０）と、 該選択手段に接続され、該選択手段の出力を入力して記
   憶する第４の記憶回路（２７０）と、該選択手段と第４
   の記憶回路に接続され、該選択手段の出力データ及び第
   ４の記憶回路に記憶したデータを読み出して入力し、該
   データの内容を解読し、対応する演算用の制御信号を出
   力する第２のデコーダ（２８０）とを設け、 該演算部に、複数ワードのアドレスからなり所定のアド
   レスに演算命令を表すデータを、他の所定のアドレスに
   転送命令を表すデータを記憶する第５及び第６の記憶回
   路（４１０、４２０）と、該第５及び第６の記憶回路か
   ら読み出したデータを入力して算術／論理演算を行う算
   術・論理回路（４５０）とを設け、データの演算と転送
   を独立に行うようにしたことを特徴とするディジタルシ
   グナルプロセッサの並列処理方式。