JPS5860363A - 論理装置の動作履歴記憶方式 - Google Patents
論理装置の動作履歴記憶方式Info
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- JPS5860363A JPS5860363A JP56159322A JP15932281A JPS5860363A JP S5860363 A JPS5860363 A JP S5860363A JP 56159322 A JP56159322 A JP 56159322A JP 15932281 A JP15932281 A JP 15932281A JP S5860363 A JPS5860363 A JP S5860363A
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- Japan
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- logical
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- circuit
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-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、論理装装置の動作履歴方式１さらに詳しく言
えば動作履歴手段を分散化し、論理装置の異常発生原因
の探索を容易にするようにした論理装置の動作履歴方式
に関する。
えば動作履歴手段を分散化し、論理装置の異常発生原因
の探索を容易にするようにした論理装置の動作履歴方式
に関する。
近年、情報処理装置は高度化、複雑化および高速化して
きておシ、また論理装置の障害の原因も多様化してきて
いる。 このため、論理装置の試験または障害発生時に
おけるエラー解析が非常に困難κなっている。
きておシ、また論理装置の障害の原因も多様化してきて
いる。 このため、論理装置の試験または障害発生時に
おけるエラー解析が非常に困難κなっている。
これに対して、トレーサと呼ばれる論理装置の動作履歴
を記憶する手段を論理装置に付加し、このトレーサに論
理装置の実行プログラムアドレス、主記憶アドレス、レ
ジスタおよび７リツプフｐツプの値等の動作状態を順次
記憶してゆき、一工２ー発生時点で記憶を停止し、記憶
された情報を出力することによシ、エラー解析を容易に
する試みがなされている。
を記憶する手段を論理装置に付加し、このトレーサに論
理装置の実行プログラムアドレス、主記憶アドレス、レ
ジスタおよび７リツプフｐツプの値等の動作状態を順次
記憶してゆき、一工２ー発生時点で記憶を停止し、記憶
された情報を出力することによシ、エラー解析を容易に
する試みがなされている。
このトレーナを用いたエラー解析は、ハードウエアエ欽
′設計建ス、ソフトウェアで検分される工２−が判明し
たとき、そのエラー原因の探索のため過去の状態情報な
どを知ることができるので、エラー解析の時間を短縮で
きると（ともに原因不明エラーとに正処理される場合を
少なくできる特徴を有してい券。
′設計建ス、ソフトウェアで検分される工２−が判明し
たとき、そのエラー原因の探索のため過去の状態情報な
どを知ることができるので、エラー解析の時間を短縮で
きると（ともに原因不明エラーとに正処理される場合を
少なくできる特徴を有してい券。
従来の論理装置の動作履歴方式は、論理装置を構成する
論理回路に対し、１個所に集中して動作履歴記憶回路を
設け、これに論理回路から９必要な信号を接続すること
によシ、論理装置の動作状態を適切なタイミングで記憶
して、ゆき、論理装置がエラー等のあらかじめ指示して
いた事象発生時に記憶動作を停止せしめ、必要な時期に
動作履歴記憶回路Ｏ記憶情報を出力することにより、論
理装置の動作履歴を知ることを主な目的としている。
論理回路に対し、１個所に集中して動作履歴記憶回路を
設け、これに論理回路から９必要な信号を接続すること
によシ、論理装置の動作状態を適切なタイミングで記憶
して、ゆき、論理装置がエラー等のあらかじめ指示して
いた事象発生時に記憶動作を停止せしめ、必要な時期に
動作履歴記憶回路Ｏ記憶情報を出力することにより、論
理装置の動作履歴を知ることを主な目的としている。
このように、従来の論理装置動作緩歴記憶方式は）動作
履歴記憶回路を１個所に集中しているため、論理装置を
構成する論理回路が物理構造上、複数のパッケージで構
成されている場合は、記憶回路に論理回路からの信号を
接続する必要があり、論理回路が実装されるパッケージ
と記憶回路が実装されるパッケージとの間に多量の接続
線が必要となり、パッケージ入出カビ／の物理的制限に
なることに加え、論理回路ファンアウトの線長が長くな
るだめの論理回路遅延δ増加あるいは論理回路遅延を少
なくするため゛の７アンアウドゲートの増加を招く欠点
があった。 また、素子の集積度が向上すればするほど
、１パツケージの中に実装される論理回路は複雑で多量
なものとなシ、それぞれパッケージの本出力ビンも多量
に使用することになり、パッケージ内で閉じている論理
信号をパッケージ外へ出力するのは不可能な場合があり
、必要さらに、入出力チャネル回路のような情報処理シ
ステムのシステム構成により増減する回路の動作履歴を
とる場合は、実装されない入出力チャネルＯ（１号も記
憶回路に接続したま、ｔとなり無意味な情報をも無条件
大記憶されてしまうという欠点があった。
履歴記憶回路を１個所に集中しているため、論理装置を
構成する論理回路が物理構造上、複数のパッケージで構
成されている場合は、記憶回路に論理回路からの信号を
接続する必要があり、論理回路が実装されるパッケージ
と記憶回路が実装されるパッケージとの間に多量の接続
線が必要となり、パッケージ入出カビ／の物理的制限に
なることに加え、論理回路ファンアウトの線長が長くな
るだめの論理回路遅延δ増加あるいは論理回路遅延を少
なくするため゛の７アンアウドゲートの増加を招く欠点
があった。 また、素子の集積度が向上すればするほど
、１パツケージの中に実装される論理回路は複雑で多量
なものとなシ、それぞれパッケージの本出力ビンも多量
に使用することになり、パッケージ内で閉じている論理
信号をパッケージ外へ出力するのは不可能な場合があり
、必要さらに、入出力チャネル回路のような情報処理シ
ステムのシステム構成により増減する回路の動作履歴を
とる場合は、実装されない入出力チャネルＯ（１号も記
憶回路に接続したま、ｔとなり無意味な情報をも無条件
大記憶されてしまうという欠点があった。
本発明の目的は、障害探索に必要な情報が充分入手でき
る方式、すなわちパッケージの人出、カピンの制限を緩
和し、論理回路の回路遅延の増加を抑え、切離し可能な
回路の無駄な情報を記憶しない制御を可能とする論理装
置の動作履歴記憶方式を提供することにある。
る方式、すなわちパッケージの人出、カピンの制限を緩
和し、論理回路の回路遅延の増加を抑え、切離し可能な
回路の無駄な情報を記憶しない制御を可能とする論理装
置の動作履歴記憶方式を提供することにある。
前記目的を達成するために、本発明による論理装置の動
作履歴記憶方式は、複数の独立した論理動作を行なうパ
ッケージから構成される装置 記パッケージ毎に、ロギング指令に基づいてパッケージ
の情報を動作サイクルに同期して順次記憶する動作履歴
記憶手段と、前記動作履歴記憶手段に記憶された情報を
出力するためのレジスタを設け、さらに前記動作履歴記
憶手段およびレジスタを集中制御する制御部を設け、エ
ラー等の事象が発生した場合、前記各レジスタに各動作
履歴記憶手段内の情報をセットし、これらセットした情
報を直列的に外部の出力装置に読出すように構成してあ
る。
作履歴記憶方式は、複数の独立した論理動作を行なうパ
ッケージから構成される装置 記パッケージ毎に、ロギング指令に基づいてパッケージ
の情報を動作サイクルに同期して順次記憶する動作履歴
記憶手段と、前記動作履歴記憶手段に記憶された情報を
出力するためのレジスタを設け、さらに前記動作履歴記
憶手段およびレジスタを集中制御する制御部を設け、エ
ラー等の事象が発生した場合、前記各レジスタに各動作
履歴記憶手段内の情報をセットし、これらセットした情
報を直列的に外部の出力装置に読出すように構成してあ
る。
前記構成たよれば、各パッケージに接続される動作履歴
制御用信号が少なくなり、またノー−ドウエアの量も最
少限になる。 さらには論理メツケージに見合った記憶
回路を設定できるので、本発明の目的は完全に達成され
る。
制御用信号が少なくなり、またノー−ドウエアの量も最
少限になる。 さらには論理メツケージに見合った記憶
回路を設定できるので、本発明の目的は完全に達成され
る。
以下、本発明について図面を参照して説明す＋Ｏ
第１、図は亭発明の一実施例を示し、１％ ２Ｓ ３１
４は論理装置を構成するパッケージ、５、６、７、８は
論理装置の本来の論理動作を行なう論理回路、９、１０
、１１、１２はそれぞれの論理回路の論理動作履歴記憶
制御回路、１３はすべての記憶制御回路の動作を制御す
る回路、１４は制御部１３を制御して’！Ｉ−紀憶制御
回路に格納された情報を出力する装置を示している０ 第２図は、第１図におけるノ｛ツケージ１、２、３の詳
細を示すもので、代表してノくツケージ１を示した図で
おる。 ５は第１図と同じ論理回路〜加は記憶回路、
２１ｍ＋ｘカウント機能を有する、記懐回路加のアドレ
ス指定回路、羽は記憶回路地の読出しレジスタでシフト
レジスタとしても動作するレジスタを表わしている。
４は論理装置を構成するパッケージ、５、６、７、８は
論理装置の本来の論理動作を行なう論理回路、９、１０
、１１、１２はそれぞれの論理回路の論理動作履歴記憶
制御回路、１３はすべての記憶制御回路の動作を制御す
る回路、１４は制御部１３を制御して’！Ｉ−紀憶制御
回路に格納された情報を出力する装置を示している０ 第２図は、第１図におけるノ｛ツケージ１、２、３の詳
細を示すもので、代表してノくツケージ１を示した図で
おる。 ５は第１図と同じ論理回路〜加は記憶回路、
２１ｍ＋ｘカウント機能を有する、記懐回路加のアドレ
ス指定回路、羽は記憶回路地の読出しレジスタでシフト
レジスタとしても動作するレジスタを表わしている。
第３図は、第１図におけるパッケージ４の詳細を示した
図で、他のパッケージとは出力装置４と共働してすべて
の配憶制御回路９．１０．１１、認を制御する制御部分
を有している点で異なっている。 また、論理回路８＃
は特別に事象検出回路３３を有している。 １２は第１
図と同じ論−理動作履歴記憶制御回路、３０は各パッケ
ージに接続された記憶制御回路鵞の読出しレジスタあの
データを書込む記憶回路、３１は＋１ｉｊウント機能を
有する、記憶回路器のアドレスレジスタ、３２は各パッ
ケージの論理動作藤歴記憶制御回路および回路３０．３
１を制御する回路を表わしている。 なお、第３図の記
憶制御回路１２内には第２図に示すアドレス指定回路４
、記憶回路加に相当回路も含まれているが、本図では省
略しである０ 本論理装置は、パッケージ１．２．３．４がバックボー
ド配線等のパッケージ間を接続する手段で結合され、外
部から与えられるインストラクションまたはコマンドに
より必要な処理が実行され′る。 第１図の１０１．１
０２．１０３．１０４．１０５．１０６．１０７．１０
８は各パッケージを論理的に結合したシ外部装置とのイ
ンタフェースを司どる接続線である。
図で、他のパッケージとは出力装置４と共働してすべて
の配憶制御回路９．１０．１１、認を制御する制御部分
を有している点で異なっている。 また、論理回路８＃
は特別に事象検出回路３３を有している。 １２は第１
図と同じ論−理動作履歴記憶制御回路、３０は各パッケ
ージに接続された記憶制御回路鵞の読出しレジスタあの
データを書込む記憶回路、３１は＋１ｉｊウント機能を
有する、記憶回路器のアドレスレジスタ、３２は各パッ
ケージの論理動作藤歴記憶制御回路および回路３０．３
１を制御する回路を表わしている。 なお、第３図の記
憶制御回路１２内には第２図に示すアドレス指定回路４
、記憶回路加に相当回路も含まれているが、本図では省
略しである０ 本論理装置は、パッケージ１．２．３．４がバックボー
ド配線等のパッケージ間を接続する手段で結合され、外
部から与えられるインストラクションまたはコマンドに
より必要な処理が実行され′る。 第１図の１０１．１
０２．１０３．１０４．１０５．１０６．１０７．１０
８は各パッケージを論理的に結合したシ外部装置とのイ
ンタフェースを司どる接続線である。
論理装置はインストラクションまたはコマンドが１つづ
つ順に与えられると、それに応じて処理を実行していく
。 そしてこの処理の間に論理装置から制御回路３２に
与えられたロギング指令１２１にもと４いて制、−回路
３２がアドレスカラ／）［１１３−１、書込許可信号線
１１３−２ 全有効にして記憶回路２０チ論理回路５の
必要な入出力情報および状態情報をデータ線１０９を介
してロギングしていく。 この動作はパラ扮−ジ全てに
ついて同様に行なわれる。
つ順に与えられると、それに応じて処理を実行していく
。 そしてこの処理の間に論理装置から制御回路３２に
与えられたロギング指令１２１にもと４いて制、−回路
３２がアドレスカラ／）［１１３−１、書込許可信号線
１１３−２ 全有効にして記憶回路２０チ論理回路５の
必要な入出力情報および状態情報をデータ線１０９を介
してロギングしていく。 この動作はパラ扮−ジ全てに
ついて同様に行なわれる。
なお、ロギング動作の詳細は一般的に既知の方法で行表
われるので、ここでは説明しない。
われるので、ここでは説明しない。
一方、前記処理実行中〜前もって定められたエラー等の
事象が発生すると事象検出回路３３が動作し、信号線１
２０を通して岬御回路郭に事象発生を報告する。 制御
回路３２では事象発生報告に基づいてアドレスカラン）
＄１１１３−１ 、書込許可信号線１１３−２を無効
とし、記憶回路加へのロギング動作を中止する。 この
動作はパッケージ全てについて同様に行表われる。
事象が発生すると事象検出回路３３が動作し、信号線１
２０を通して岬御回路郭に事象発生を報告する。 制御
回路３２では事象発生報告に基づいてアドレスカラン）
＄１１１３−１ 、書込許可信号線１１３−２を無効
とし、記憶回路加へのロギング動作を中止する。 この
動作はパッケージ全てについて同様に行表われる。
上記事象発生報告は出力装置に対しても既知の一般的な
方法によシ行なわれる。
方法によシ行なわれる。
出力装置１４は事象発生報告を受け、これを認知すると
信号線１１８−１を通して制御回路冨に対し、ロギング
内容出力指令を出す。
信号線１１８−１を通して制御回路冨に対し、ロギング
内容出力指令を出す。
このロギング内容出力指令に応じて制御回路部は次のよ
うに動作する。
うに動作する。
まず、信号線１￥−１を有効に５してクロックを１クロ
ック歩進し、アドレスレジスタ２１の値を＋ Ｉ Ｋ、
Ｌ、事象発生時点から遡って一番旧い記憶回路アドレ
スにアドレス指定する。
ック歩進し、アドレスレジスタ２１の値を＋ Ｉ Ｋ、
Ｌ、事象発生時点から遡って一番旧い記憶回路アドレ
スにアドレス指定する。
次にこのアドレスを指定され九記憶回路２０の内容をデ
ータ線２０１を通してレジスタｎに七ッ卜すべく、信号
線１１３−３を論理０にして１クロック歩進する。 こ
の動作は全てのパッケージに同様な手順で同時に行なわ
れる。 その後、アドレスレジスタ３１を信号線３０１
を有効にしてＯ値にセットし、次に信号線２１２を有効
にし記憶回路（支）へのデータ線ｉ１ａからのデータ書
込を許可する。 一方、データ線１１４は記憶回路２０
の読出Ｌレジスタ２２をシフトレジスタとして動作させ
、データ線１１４．１１５．１１６．１１７．１１１１
を使用し、論理Ｏデータをシフトインするために論理Ｏ
Ｋされる。 当然りがら記憶回路（資）のワード数は前
記読出しレジスタをシフトレジスタとして使用した場合
に全パッケージのシフトレジスタのビット数に等しいか
、あるいは大きくなっている。
ータ線２０１を通してレジスタｎに七ッ卜すべく、信号
線１１３−３を論理０にして１クロック歩進する。 こ
の動作は全てのパッケージに同様な手順で同時に行なわ
れる。 その後、アドレスレジスタ３１を信号線３０１
を有効にしてＯ値にセットし、次に信号線２１２を有効
にし記憶回路（支）へのデータ線ｉ１ａからのデータ書
込を許可する。 一方、データ線１１４は記憶回路２０
の読出Ｌレジスタ２２をシフトレジスタとして動作させ
、データ線１１４．１１５．１１６．１１７．１１１１
を使用し、論理Ｏデータをシフトインするために論理Ｏ
Ｋされる。 当然りがら記憶回路（資）のワード数は前
記読出しレジスタをシフトレジスタとして使用した場合
に全パッケージのシフトレジスタのビット数に等しいか
、あるいは大きくなっている。
以上の状態で、信号線１１３−３を論理１にして前記続
出しレジスタセをシフトさせることによシ、データ線１
１６０入力を最下位ビットにセットし、最上位ビットか
らデータ線１１７にデータを出力するようＫＬ、全ての
パッケージについてその状態とする。
出しレジスタセをシフトさせることによシ、データ線１
１６０入力を最下位ビットにセットし、最上位ビットか
らデータ線１１７にデータを出力するようＫＬ、全ての
パッケージについてその状態とする。
そしてアドレスレジスタ３１からの最上位ビットからキ
ャリイ信号３０３が出力されるまでクロックを歩道し、
各パッケージの動作履歴記憶制御回路の読出しレジスタ
の内容を記憶回路３０に記憶する。 このシフト動作の
終了を信号線１１８−２で出力装置１４に報告し、出力
装置１４はそれに応答して信号線１１８−３を通して制
御回路３２に記憶回路（の出力指令を出す。
ャリイ信号３０３が出力されるまでクロックを歩道し、
各パッケージの動作履歴記憶制御回路の読出しレジスタ
の内容を記憶回路３０に記憶する。 このシフト動作の
終了を信号線１１８−２で出力装置１４に報告し、出力
装置１４はそれに応答して信号線１１８−３を通して制
御回路３２に記憶回路（の出力指令を出す。
この出力指令に応じて制御回路３２はさらに以下のよう
に動作する。
に動作する。
まず、データ線１１４に論理１をセットし、次に信舟線
２１２を無効にし記憶回路（９）への書込みを禁止し、
記憶回路３０を読出し専用とする。
２１２を無効にし記憶回路（９）への書込みを禁止し、
記憶回路３０を読出し専用とする。
このときアドレスレジスタ阻はＯＫなっている。
記憶回路（資）の出力は、データ線１１９を通して出力
装置１４に接続され、アドレスレジスタ３１の値が変わ
るたびに（信号線１１３−３が論理ＩＫなっている）記
憶回路３の内容が読取られていくようになっている。
一方、制御回路３２は前記シフト動作と同様の制御を行
ない、データ線１１８が論理１になるまでシフト動作な
らびに出力装置へのデータ転送を行なう。 データ線１
１８が論理１になると、信号線１１８−２を通して出力
装置１４にデータ転送の終了を報告し、信号線１１３−
３を論理０にすることによシシ７ト動作を終了する。′ 以上の動作で各パッケージの動作履歴記憶回路、の１１
ワードの内容が出力装置１４に転送される。
装置１４に接続され、アドレスレジスタ３１の値が変わ
るたびに（信号線１１３−３が論理ＩＫなっている）記
憶回路３の内容が読取られていくようになっている。
一方、制御回路３２は前記シフト動作と同様の制御を行
ない、データ線１１８が論理１になるまでシフト動作な
らびに出力装置へのデータ転送を行なう。 データ線１
１８が論理１になると、信号線１１８−２を通して出力
装置１４にデータ転送の終了を報告し、信号線１１３−
３を論理０にすることによシシ７ト動作を終了する。′ 以上の動作で各パッケージの動作履歴記憶回路、の１１
ワードの内容が出力装置１４に転送される。
これらの動作を繰返し実行することにより、全ワードの
内容を出力装置に出力できる。
内容を出力装置に出力できる。
本実施例は、各パッケージに接続される動作履歴制御用
の信号を極力少なくしているため、パッケージの入出力
ピンを論理装置の本来の論理動作に必要な信号に利用で
きる点で有効である。
の信号を極力少なくしているため、パッケージの入出力
ピンを論理装置の本来の論理動作に必要な信号に利用で
きる点で有効である。
また、各パッケージに分配した動作履歴回路を１個所で
集中して制御するためノ・−ドウヱアの増加も最少限で
済むという利点がある。
集中して制御するためノ・−ドウヱアの増加も最少限で
済むという利点がある。
さらに、第１図の構成で例えばパッケージ２を切離し可
能な回路とした場合は、データ線１１５と１１６をダミ
ーパッケージ等で接続すれば他の回゛路に何の影響も与
えずに同等な動作が打力えするため余分な記憶回路が必
要ないともう利点もある。
能な回路とした場合は、データ線１１５と１１６をダミ
ーパッケージ等で接続すれば他の回゛路に何の影響も与
えずに同等な動作が打力えするため余分な記憶回路が必
要ないともう利点もある。
本発明は以上詳しく説明したように、論理装置の動作履
歴記憶手段を論理装置を構成する複ゝ数のパッケージ毎
に設けることによシ、ロギングすべきより多くの論理装
置の入出力情報および状態情報の動作履歴をパッケージ
入出力ピンの制限、論理回路遅延の制限を最少限にして
記憶できるという効果がある。
歴記憶手段を論理装置を構成する複ゝ数のパッケージ毎
に設けることによシ、ロギングすべきより多くの論理装
置の入出力情報および状態情報の動作履歴をパッケージ
入出力ピンの制限、論理回路遅延の制限を最少限にして
記憶できるという効果がある。
第１図は本発明による論理装置の動作履歴記憶方式の一
実施例を示す構成図、第２図は第１図におけるパッケー
ジ１．２．３の詳細構成図、第３図は同じく第１図にお
けるパッケージ４の詳、細構成図である。 １．２．３．４−・・論理装置を構成するノくツケージ ５．６．７．８・・・論理装置の本来の動作を行なう論
理回路 ９．１０．１１．１２−・動作履歴記憶制御回路−１３
・・・制御部 １４−・出力装置２へ３０−記
憶回路 ２１．３１−・アドレスレジスタ。 ２２−・読出しレジスタ ３２−制御回路 特許出願人 日本電気株式会社
実施例を示す構成図、第２図は第１図におけるパッケー
ジ１．２．３の詳細構成図、第３図は同じく第１図にお
けるパッケージ４の詳、細構成図である。 １．２．３．４−・・論理装置を構成するノくツケージ ５．６．７．８・・・論理装置の本来の動作を行なう論
理回路 ９．１０．１１．１２−・動作履歴記憶制御回路−１３
・・・制御部 １４−・出力装置２へ３０−記
憶回路 ２１．３１−・アドレスレジスタ。 ２２−・読出しレジスタ ３２−制御回路 特許出願人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 独立した論理動作を行なう、複数のパッケージから構成
される装置 る方式において、前記パッケージ毎にロギング指令に基
づいてパッケージの情報を動作サイクルに同期して順次
記憶する動作履歴記憶手段と、前記動作履歴記憶手段に
記憶された情報を出力するためのレジスタを設け、さら
、に前記動作履歴記憶手段およびレジスタを集中制御す
る制御部番設け、エラー等の事象が発生した場合、前記
各レジスタに各動作履歴記憶手段内の情報をセットし、
これらセットした情報を直列的に外部の出力装置に読出
すようκ構成し九ことを特徴とする論理装置の勢作履歴
記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159322A JPS5860363A (ja) | 1981-10-06 | 1981-10-06 | 論理装置の動作履歴記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159322A JPS5860363A (ja) | 1981-10-06 | 1981-10-06 | 論理装置の動作履歴記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860363A true JPS5860363A (ja) | 1983-04-09 |
Family
ID=15691265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159322A Pending JPS5860363A (ja) | 1981-10-06 | 1981-10-06 | 論理装置の動作履歴記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02259409A (ja) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | β線厚さ計 |
| JPH08339313A (ja) * | 1995-06-14 | 1996-12-24 | Nec Corp | 論理回路の監視装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110162A (en) * | 1980-02-06 | 1981-09-01 | Hitachi Ltd | Stage tracer |
-
1981
- 1981-10-06 JP JP56159322A patent/JPS5860363A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110162A (en) * | 1980-02-06 | 1981-09-01 | Hitachi Ltd | Stage tracer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02259409A (ja) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | β線厚さ計 |
| JPH08339313A (ja) * | 1995-06-14 | 1996-12-24 | Nec Corp | 論理回路の監視装置 |
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