JPH028456B2

JPH028456B2 -

Info

Publication number: JPH028456B2
Application number: JP58135367A
Authority: JP
Inventors: Kimyoshi Yamazaki; Yasuaki Yamane; Yutaka Matsuoka; Naoki Kato; Masahiro Hirayama
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1983-07-25
Filing date: 1983-07-25
Publication date: 1990-02-23
Also published as: JPS6027173A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半絶縁性半導体基板の主表面にゲート
領域の能動層ならびにソースおよびドレイン高密
度不純物領域を配設してなる電界効果トランジス
タおよびその製造方法に関するものである。

〔従来技術〕

従来の電界効果トランジスタは、ソース直列抵
抗およびドレイン直列抵抗を低減させるため、第
１図に示すように半絶縁性半導体基板１１の主表
面に能動層１２と、この能動層１２と同一の導電
形となる不純物を高密度に含むソース領域１３な
らびにドレイン領域１４と、半導体基板主表面上
のゲート電極１６、ソース電極１７、ドレイン電
極１８を有し、かつゲート電極１６とソース領域
１３ならびにドレイン領域１４を自己整合的に近
接させた構造となつていた。

しかし、この種の電界効果トランジスタ構造で
は、高速化させるためにゲート長を短くした場
合、ソース領域１３とドレイン領域１４の間隔も
ゲート長につれて短くなるため、半絶縁性半導体
基板１１を通してソース領域１３とドレイン領域
１４の間を流れる、いわゆる基板漏れ電流が増大
する。このために、この種の電界効果トランジス
タでは、ゲート長を短くするにつれて閾値電圧が
変化すると同時に飽和領域のドレインコンダクタ
ンスが増大するという欠点があり、ゲート長をサ
ブ・ミクロン化する上で障害となつていた。

〔発明の目的および構成〕

本発明はこのような事情に鑑みてなされたもの
で、その目的は、基板漏れ電流を極力抑えて短チ
ヤネル長化、高速化、高集積化に適した電界効果
トランジスタおよびその製造方法を提供すること
にある。

このような目的を達成するために、本発明によ
る電界効果トランジスタは、ゲート領域の能動層
およびソース・ドレイン領域と半絶縁性半導体基
板との境界の、少なくとも上記能動層下の領域
に、当該能動層と反対導電形で導電キヤリアに対
する障壁となる不純物領域を設けたものである。
また、本発明による電界効果トランジスタの製造
方法は、リフト・オフ法によつてゲート領域の能
動層に対して自己整合的に隣接させて形成したソ
ース・ドレイン領域上の絶縁膜をマスクとして利
用したイオン注入により、上記能動層下の当該能
動層に接する半絶縁性半導体基板主表面に障壁と
なる不純物領域を形成し、または、ゲートおよび
ソース・ドレイン領域を含む能動層としての第１
導電形を有する不純物層の形成に用いたマスクと
同等のマスクを利用したイオン注入により、上記
不純物層下の当該不純物層に接する半絶縁性半導
体基板主表面に障壁となる不純物層を形成し、も
しくは半絶縁性半導体基板主表面上に予めエピタ
キシヤル成長により障壁となる不純物層を形成
し、その上にゲート領域の能動層およびソース・
ドレイン領域を形成することによつて、上述した
構造の電界効果トランジスタを製造するものであ
る。以下、実施例を用いて本発明を詳細に説明す
る。

〔実施例〕

第２図は本発明の一実施例を示す電界効果トラ
ンジスタの断面図であり、図において２１は
GaAs、InP、Si等の半絶縁性半導体基板、２２
はゲート領域の能動層、２３および２４は能動層
２２と同一の導電形となる不純物を高密度に含む
ソースおよびドレイン領域、２５は本発明におい
て特徴的な、上記能動層２２ならびにソースおよ
びドレイン領域２３，２４と反対導電形となる不
純物を含む層、２６はゲート電極、２７はソース
電極、２８はドレイン電極である。またt₂は能動
層２２の厚さ、t₃およびt₄はそれぞれソース領域
２３およびドレイン領域２４の厚さであり、通常
t₃＝t₄である。なお、第２図ではt₂＜t₃＝t₄の場合
を例示しているが逆にt₃＝t₄＜t₂であつてもよい。
さらにt₅は不純物層２５と半絶縁性半導体基板２
１との境界の表面からの距離を表わす。ここで、
t₂，t₃，t₄，t₅は全く任意に選ぶことはできず、
不純物層２５を空乏状態を保ち、なおかつ導電キ
ヤリアに対する障壁となるために十分な高さと傾
斜をもたせるために以下に例示するような制限を
有する。

例えばｎ形能動層を有するシヨツトキー接合ゲ
ート形電界効果トランジスタを例にとつて説明す
る。今、第３図ａ，ｂに例示するように、簡単の
ためステツプ状の不純物密度分布を考え、ｎ形能
動層２２、ｎ形ソースおよびドレイン領域２３，
２４ならびにｐ形不純物層２５の不純物密度をそ
れぞれN_D、N_D ⁺ならびにN_Aとする。ここで、第
３図ａは第２図においてＡ−A′線に沿つた表面
からの距離を、第３図ｂはＢ−B′線に沿つた距
離をそれぞれ横軸にとつて示したものである。こ
の場合に、ｐ形不純物層２５が能動層２２あるい
はソース領域２３との間のビルト・イン電圧で空
乏化し、なおかつ電子に対する障壁として作用す
る高さを有するためには、大略（qN_A／2ε_s）（t₅−t₂）²（N_A／N_D＋１）＜（kT／ｑ）
ln（N_AN_D／n_i ²）および（qN_A／2ε_s）（t₅−t₃）²（N_A／N_D ⁺＋１）＞（kT／ｑ
）ln（N_D ⁺／n_i）をまず満足することが必要である。ただし、ここ
でｑは素電荷ε_sは当該半導体の誘電率、ｋはボル
ツマン定数、Ｔは本素子使用時の温度、n_iは当該
半導体の真性キヤリア密度をそれぞれ表わす。さ
らに、ｐ形不純物層２５が導電電子に対して十分
な障壁として作用するよう深さ方向にポテンシヤ
ルの十分に急な傾斜を有するためには、ｐ形不純
物層の厚さ（t₅−t₂）を、対置するソース・ドレ
イン領域の間隔（図２の例示ではゲート電極長に
等しい）と同程度あるいはそれよりも薄くする必
要がある。

以上、簡単のためステツプ分布について例示し
たがｎ形能動層２２、ソース・ドレイン領域２
３，２４およびｐ形不純物層２５を例えばイオン
注入により作成し、各々の不純物密度が深さ方向
に分布を有する場合でも同様に決定することがで
きる。

また、ｐ形不純物層２５は上記条件を満足する
範囲内ならば、薄ければ薄いほど障壁の傾斜は急
になり障壁作用は上がる。その極限として十分高
い不純物密度を有する分子層（数Å〜数10Å）を
ｐ形不純物層２５として用いることが可能であ
る。

第４図に本発明による製造方法の一例を説明す
るための工程断面図を示す。半導体基板として
は、先にも述べたようにSiや化合物半導体
GaAs、InP等が用いられるが、ここではGaAsを
例にとつて説明する。まず、半絶縁性GaAs基板
４０の主表面にイオン注入用マスク４１をレジス
ト等で形成する。当該マスクを用いてｎ形不純物
となるSi、Se、Ｓなどの不純物イオンを20〜
120KeV程度の加速電圧、ドーズ量１〜６×10¹²
cm^-3程度で注入し注入層４２を形成する（第４図
ａ）。続いて同一のイオン注入用マスク４１これ
と大略一致するパタンを有する注入用マスクを用
いてｐ形不純物となるBe、Mg、Zn、Cdなどの
不純物イオンを20〜200KeV程度の加速電圧、ド
ーズ量0.5〜３×10¹²cm^-3程度で注入し、注入層４
３を形成する（第４図ｂ）。なお同図では注入層
４３を注入層４２より深く形成している場合を例
示しているが、注人段階では必ずしも注入層４３
が注入層４２より深い位置に形成される必要はな
い。

マスク４１を除去した後、窒化シリコン膜４４
を全面に堆積させ、さらに公知の多層レジストマ
スクを用い、露出した窒化シリコン膜４４を通し
てｎ形不純物イオンの高密度注入を行なつてｎ形
高密度注入層４５，４６を形成する。次いで上記
多層レジストマスクを搭載した基板全面を酸化シ
リコン等の絶縁膜で覆つた後、上記多層レジスト
マスク上の絶縁膜のみ、当該多層レジストマスク
とともに除去（リフト・オフ）することにより、
ｎ形高密度注入層４５，４６と同一パタンの絶縁
膜４７を自己整合的に形成する。ここで、イオン
注入層を活性化させるとともに、イオン注入層４
２，４３，４５，４６の相対的位置関係と密度と
を前述した条件を満足するように再配置させるた
めに、例えば窒素雰囲気中で800℃、20分間の熱
処理を行なう。第４図ｂの説明でも述べたが、注
入層４３が注入層４２あるいは注入層４５，４６
に対しせ同程度の深さか、または浅い場合でも上
記活性化の熱処理温度における注入層４３のｐ形
注入イオンの熱拡散定数が注入層４２あるいは注
入層４５，４６のｎ形注入イオンの熱拡散定数よ
り大きい場合には、熱処理後注入層４３を図示の
ように注入層４２，４５，４６より深い位置に再
分布させることができる（第４図ｃ）。いずれの
場合でも、注入イオンの拡散定数の温度依存性を
考慮して、各イオンの注入エネルギー、活性化熱
処理温度及び時間を活性化後の不純物分布が前記
制限を満足するように定める必要がある。あるい
は、公知のレーザーアニールや赤外線フラツシ
ユ・アニール等のイオンの移動の少ない活性化処
理を用いることにより、イオン注入時に最適イオ
ン注入密度分布を形成しておき、活性化処理時に
は極力注入イオンの再分布を避る手法もある。

最後に、公知の方法で露出させた注入層４２，
４５，４６にゲート電極４８、ソース電極４９及
びドレイン電極５０をそれぞれ形成して目的とす
る電界効果トランジスタが得られる（第４図ｄ）。

なお、上記実施例では公知の多層レジストを用
いてｎ形高密度注入層とゲート電極を自己整合的
に隣接させた電界効果トランジスタに、本発明に
よるｐ形イオン注入埋込み層による障壁構造を適
用した一例をあげたが、その他の公知の耐熱性ゲ
ート電極金属による自己整合形ｎ形高密度注入層
を有する電界効果トランジスタ構造あるいはその
他の自己整合・非整合を問わずｎ形高密度注入層
を有する電界効果トランジスタ構造に本発明のｐ
形埋込み層による障壁の形成方法を適用すること
も容易である。

さらに、上記実施例ではｐ形埋込み層をイオン
注入法により作る方法について例示したが、それ
以外に、分子蒸着法（MBE）や他のエピタキシ
ヤル成長法により形成することも可能である。

例えば分子蒸着法で製造する工程について、第
５図を用いて説明する。半絶縁性半導体基板５０
上にアクセプタ不純物密度10¹⁷〜10¹⁹cm^-3、厚さ
10〜1000Å程度のｐ形層５１を分子蒸着法で形成
する（第５図ａ）。

次に、不純物密度0.5〜４×10¹⁷cm^-3、厚さ0.2
〜0.05μｍ程度のｎ形層５２を同様に分子蒸着法
で形成する。不純物密度と厚さは、先に述べた通
りの制限を満足するものとする（第５図ｂ）。

引き続き、既に説明したと同様に公知の方法で
ソース・ドレイン高密度イオン注入層５３，５
４、絶縁膜５５，５６を形成した後、高密度イオ
ン注入層を活性化させる熱処理を行なう。さら
に、前述したと同様に公知の方法でゲート電極５
７、ソース電極５８、ドレイン電極５９を形成す
るとともに、各電界効果トランジスタを電気的に
分離するためプロトン注入層６０を形成するかあ
るいはエツチングによる分離等を行なう。

以上説明したような方法によれば、ソース・ド
レインの高密度不純物領域を有しながら、これと
反対導電形となる不純物層によつて、導電キヤリ
アに対して十分高く、かつ鋭い障壁を半絶縁性半
導体基板との間に形成でき、さらにソース・ドレ
イン高密度不純物領域あるいは能動層との間のビ
ルト・イン電圧によつて上記反対導電形となる不
純物層が空乏状態となることから以下の効果が得
られる。すなわち、半絶縁性半導体基板を通して
ゲート長に対応した間隔を有するソースならびに
ドレインの高密度不純物領域間を流れる基板漏れ
電流が大幅に抑制されることから、電界効果トラ
ンジスタの閾値電圧がゲートの短縮化にともなつ
て変化するといつた短チヤネル効果が実用上現わ
れなくなり、0.1μｍ程度の短ゲート長の電界効果
トランジスタをウエハー内、ウエハー間で電気的
特性を均一に保ち、かつ再現性良く形成すること
ができる。また、半絶縁性基板の残留不純物密度
の電界トランジスタの電気的特性に与える影響を
抑える効果もある。さらに、反対導電形となる不
純物層の荷電状態がドレイン電圧やゲート電圧に
依存しないため当該反対導電形となる不純物層の
導入による付加容量の増大は無く、高速動作を損
わない。ソース・ドレインの両高密度不純物領域
間隔はゲート長程度に近接させることができるた
めに外部付加抵抗の増大は極力抑えられるととも
に、0.1μｍの短ゲート長領域では導電キヤリアの
実効速度が平衡状態の飽和速度より大きくなる効
果が電界効果トランジスタ特性に反映され、1ps
程度の超高速動作が期待できる。

以上より、ゲート0.1μｍの極短ゲート、1psの
超高速動作を有しつつ、１万素子以上の高集積化
にも適した電界効果トランジスタを実現すること
が可能となる。

以上、電気的障壁となる不純物層をゲート領域
の能動層からソース・ドレイン領域の下方全体ま
で設けた例について説明したが、この障壁領域は
ソース・ドレイン領域の下方全体にまで設ける必
要はなく、その途中までとしてもよい。さらに、
ソース・ドレイン領域の下方にはかからないよう
に、ゲート領域の能動層下のみで留めてもよい。
次にその例について説明する。なお、上述したよ
うに障壁領域がソース・ドレイン領域にかかる場
合には、負荷容量が増大しスイツチング速度が低
下するのを防ぐために、先に述べたようにビル
ト・イン電圧によつて空乏化するという条件を満
たすことを必要としたが、ゲート領域の能動層下
に留める場合にはこのような制限は不要となる。
また、以下ではゲート領域の能動層下に、ほぼそ
の全長に揃えて障壁領域を設ける例について説明
するが、必ずしも全長にわたつて設ける必要はな
い。

第６図は本発明の他の実施例を示す電界効果ト
ランジスタの断面図である。図において、６１は
GaAs、InP、Si等の半絶縁性基板、６２は能動
層、６３，６４は能動層６２と同一導電形となる
不純物を高密度に含むソース領域ならびにドレイ
ン領域、６５は本発明に特徴的な構成要素であ
る、能動層６２とは反対の導電形の不純物を含む
領域であり、以下障壁領域と呼ぶ。６６はゲート
電極、６７はソート電極、６８はドレイン電極で
ある。また、t₂は能動層６２の厚さ、t₃はソース
領域ならびにドレイン領域の厚さである。ここ
で、上記障壁領域６５の不純物密度、厚さｔおよ
び長さｌの間には、この障壁領域６５がソース領
域６３とドレイン領域６４間の電気的障壁として
有効に作用するために、以下に例示するような制
限を有する。

ここでは、前述したと同様にｎ形能動層を有す
るシヨツトキー接合ゲート形電界効果トランジス
タを例にとつて障壁領域６５の不純物密度と厚さ
ｔ及び長さｌとの関係について述べる。やはり簡
単のためステツプ状の均一な不純物密度分布を例
にとり、ソース領域６３ならびにドレイン領域６
４の不純物密度をN_D ⁺、能動層６２の不純物密度
をN_D、ｐ形の障壁領域６５の不純物密度をN_Aと
する。障壁領域６５が導電電子に対して障壁とな
るに足る十分に高い静電ポテンシヤル差を有する
には、大略（qN_A／2ε_s）t²（N_A／N_D＋１）（kT／ｑ）ln（N_D／n
_i）および（qN_A／2ε_s）（ｌ／２）²（N_A／N_D ⁺＋１）（kT／ｑ
）ln（N_D ⁺／n_i ²）を満足することが必要である。ただし、ｑは素電
荷、ε_sは当該半導体の誘電率、ｋはボルツマン定
数、Ｔは本素子使用時の温度、n_iは当該半導体の
真性キヤリア密度をそれぞれ表わす。ソース領域
６３の厚さt₃は、t₃＜（t₂＋ｔ）という制限を受け
る。

上記では簡単のためステツプ分布について例示
したが、能動層６２、ソース・ドレイン領域６
３，６４、障壁領域６５を例えばイオン注入法で
形成し、各不純物密度が空間的に分布を有する場
合でも同様な考え方で決定することができる。

第７図ａ〜ｄに、上述したような構造を形成す
る本発明による製造方法の一例を説明するための
工程断面図を示す。半導体基板としては上述した
ようにSiや化合物半導体GaAs、InP等が考えら
れるが、ここではGaAsを例にとつて説明する。
まず、半絶縁性GaAs基板７１の主表面にイオン
注入用マスク７２をレジスト等で形成する。当該
マスクを用いてｎ形不純物となるSi、Se、Ｓ等
の不純物イオンを20〜120KeV程度の加速電圧、
ドーズ量１〜６×10¹²cm^-3程度で注入し、能動層
となる注入層７３を形成する（第７図ａ）。

続いて、イオン活性化熱処理の保護膜となる絶
縁膜、例えば窒化シリコン膜７４を当該半導体全
表面に堆積させ、さらに公知の一層あるいは多層
のレジストを用いたｎ形不純物イオンの高密度注
入と同レジストを用いた絶縁膜の堆積、リフト・
オフ技術により、前述したと同様にソース・ドレ
イン領域となるｎ形高密度注入層７５，７６およ
びこれと同一パタンの絶縁膜７７を自己整合的に
形成する。ここでイオン注入層を電気的に活性化
させるために、例えば窒素雰囲気中で800℃、20
分間の熱処理を行なう（第７図ｂ）。ただし熱処
理保護膜７４はリフト・オフ絶縁膜７７の形成後
に形成してもよいし、あるいは上記活性化熱処理
をキヤツプレス・アニールと称される保護膜無し
で行なう場合には熱処理保護膜７４は不要であ
る。

次に、レジストマスク７８を用いてｐ形不純物
となる。Be、Mg、Zn、Cd等の不純物イオンを
20〜200KeV程度の加速電圧、ドース量0.5〜３×
10¹²cm^-3程度で注入し障壁領域となる注入領域７
９を形成する。ここでソース・ドレイン領域と同
一パタンの絶縁膜７７もイオン注入のマスクとし
て働くために、ｐ形注入領域７９はソース・ドレ
イン両領域に挟まれた部分にのみ自己整合的に形
成される。イオン注入後注入領域の活性化熱処理
を上記の方法と同様に行なう。なお、熱処理条件
は注入イオン種によつて異なり、例えばｐ形注入
イオンとしてBeを使用した場合には熱処理温度
は500〜600℃と低温で良く、能動層やソース・ド
レイン領域の不純物の再分布を生じさせずに活性
化を行なわせることができる。あるいは、前記ｎ
形注入領域の活性化をｐ形注入領域の活性化と同
時に行なつてもよい（第７図ｃ）。

最後に、公知の方法でゲート電極８０、ソース
電極８１およびドレイン電極８２をそれぞれ形成
して、目的とする電界効果トランジスタが得られ
る（第７図ｄ）。

以上説明したような方法によれば、ソース・ド
レインの高密度不純物領域を有しながら、これと
反対導電形となる不純物を適量含む障壁領域を、
ソース・ドレイン両高密度不純物領域に挟まれた
ゲート領域の能動層と半絶縁性基板の間にのみ自
己整合的に埋込んだ電界効果トランジスタ構造を
提供することができるから、半絶縁性基板を通し
てソース・ドレイン両高密度不純物領域間を流れ
る基板漏れ電流が大幅に抑制される。この結果、
当該基板漏れ電流にその主因がある、閾値電圧が
高速動作を得るためにゲートを短縮化するにとも
なつて変化するといつた短チヤネル効果が実用上
現われなくなり、0.1μｍ程度の極短ゲート長まで
電界効果トランジスタをウエハー内、ウエハー間
で電気的特性を均一にかつ再現性良く形成するこ
とができる。さらに当該障壁領域が上記の通り自
己整合的に形成されるため、ゲート長が0.1μｍと
なつてもマスク合せの必要もなく、またソース・
ドレイン領域との重なりが最小限に抑えられるた
め当該障壁領域の導入による付加容量の増大は最
小限に抑えられ、高速動作が損われない。

以上のように、本発明の構造を用いることによ
つてゲート長0.1μｍ程度の極短ゲート長で超高速
動作を有しながら、１万素子以上の高集積化にも
適した電界効果トランジスタを実現することがで
きる。

〔発明の効果〕

以上説明したように、本発明によれば、ゲート
領域の能動層およびソース・ドレイン領域と半絶
縁性半導体基板との境界の、少なくとも上記能動
層下の領域に、当該能動層と反対導電形で導電キ
ヤリアに対する障壁となる不純物半導体領域を設
けたことにより、基板漏れ電流を抑止し、短チヤ
ネル長化、高速化、高集積化に適した電界効果ト
ランジスタを得ることができる。

また、本発明の製造方法によれば、リフト・オ
フ法によりゲート領域能動層に対して自己整合的
に隣接させて形成したソース・ドレイン領域上の
絶縁膜をマスクとしたイオン注入により、上記能
動層下に自己整合的に障壁領域を有する、上述し
たような電界効果トランジスタを製造することが
できる。さらに、ゲートおよびソース・ドレイン
領域を含む能動層の形成に用いたイオン注入用マ
スクと同等のマスクを用いてイオン注入を行なう
ことにより、当該ゲートおよびソース・ドレイン
領域下に障壁層を有する電界効果トランジスタを
製造することができ、また半絶縁性半導体基板主
表面上に予め分子蒸着法もしくはその他のエピタ
キシヤル成長により障壁層を形成し、その上にゲ
ートおよびソース・ドレイン領域を形成する手法
をとることにより、上述した本発明の構造の電界
効果トランジスタを製造することができる。

【図面の簡単な説明】

第１図は従来の電界効果トランジスタの構成例
を示す断面図、第２図は本発明による電界効果ト
ランジスタの構成例を示す断面図、第３図ａ，ｂ
は、その不純物の分布例を示す図、第４図ａ〜ｄ
は本発明による製造方法の一例を説明するための
工程断面図、第５図ａ〜ｃは他の方法を示す工程
断面図、第６図は本発明による電界効果トランジ
スタの他の構成例を示す断面図、第７図ａ〜ｄは
本発明による製造方法のさらに他の例を説明する
ための工程断面図である。２１，４０，５０，６１，７１……半絶縁性半
導体（GaAs）基板、２２，６２……ゲート領域
の能動層、２３，６３……ソース領域、２４，６
４……ドレイン領域、２５……障壁となる不純物
層、２６，４８，５７，６６，８０……ゲート電
極、２７，４９，５８，６７，８１……ソース電
極、２８，５０，５９，６８，８２……ドレイン
電極、４１，７２……イオン注入用マスク、４
２，７３……能動層となる注入層、４３……障壁
となる注入層、４５，５３，７５……ソース領域
となる注入層、４６，５４，７６……ドレイン領
域となる注入層、４７，７７……イオン注入用マ
スクとなる絶縁膜、５１……障壁となるｐ形層、
５２……能動層となるｎ形層、６５……障壁領
域、７９……障壁となるｐ形注入領域。

Claims

【特許請求の範囲】１半絶縁性半導体基板の主表面に能動層ならび
にこの能動層を挟んで両側に位置するソース高密
度不純物領域およびドレイン高密度不純物領域を
配設し、これら能動層、ソース高密度不純物領域
およびドレイン高密度不純物領域の同一主表面上
にそれぞれゲート電極、ソース電極およびドレイ
ン電極を並置してなる電界効果トランジスタにお
いて、上記能動層、ソース高密度不純物領域およ
びドレイン高密度不純物領域と半絶縁性半導体基
板との境界の、少なくとも能動層下の領域に、当
該能動層と反対導電形で導電キヤリアに対して電
気的障壁として作用するに十分高い不純物密度と
適度な厚さを有する不純物領域を設けたことを特
徴とする電界効果トランジスタ。２能動層と反対導電形の不純物層は、ソース高
密度不純物領域およびドレイン高密度不純物領域
下まで延在し、かつ能動層ならびにソース高密度
不純物領域およびドレイン高密度不純物領域との
間に生じるビルト・イン電圧によつて空乏状態と
なる適度な不純物密度と厚さとを有することを特
徴とする特許請求の範囲第１項記載の電界効果ト
ランジスタ。３半絶縁性半導体基板の主表面に第１導電形を
有する不純物層を形成する工程と、この不純物層
を横切るゲート用マスクを用いてイオン注入を行
なうことにより当該ゲート用マスク下の不純物層
からなるゲート領域の能動層の両側に当該能動層
に対して自己整合的に隣接したソース高密度不純
物注入層およびドレイン高密度不純物注入層を形
成する工程と、このゲート用マスクを搭載した半
絶縁性半導体基板主表面上を覆つて絶縁膜を形成
する工程と、この絶縁膜のうち上記ソース高密度
不純物注入層およびドレイン高密度不純物注入層
に対向する部分のみ残して他は上記ゲート用マス
クと共に除去するリフト・オフ工程と、露出した
ゲート領域の能動層ならびに上記絶縁膜の一部に
露出させたソース高密度不純物注入層およびドレ
イン高密度不純物注入層の同一主表面上にそれぞ
れゲート電極、ソース電極およびドレイン電極を
形成する工程とを含む電界効果トランジスタの製
造方法において、上記リフト・オフ工程により形
成した絶縁膜を主たるマスクとするイオン注入お
よびその後の熱処理工程によつて、上記ゲート領
域の能動層下の当該能動層に接する半絶縁性半導
体基板主表面に当該能動層と反対導電形で導電キ
ヤリアに対して電気的障壁として作用するに十分
高い不純物密度と適度な厚さを有する不純物領域
を形成する過程を有することを特徴とする電界効
果トランジスタの製造方法。４半絶縁性半導体基板の主表面にマスクを用い
てイオン注入を行なうことにより第１導電形を有
する不純物層を形成する工程と、この不純物層の
中央部のみゲート領域の能動層として残し両端部
に高密度イオン注入を行なうことによつてソース
高密度不純物領域およびドレイン高密度不純物領
域を形成する工程と、これらゲート領域の能動
層、ソース高密度不純物領域およびドレイン高密
度不純物領域の同一主表面上にそれぞれゲート電
極、ソース電極およびドレイン電極を形成する工
程とを含む電界効果トランジスタの製造方法にお
いて、上記第１導電形を有する不純物層を形成し
た後、当該不純物層の形成に用いたマスクもしく
は当該マスクとほぼ同一パタンのマスクを用いた
イオン注入およびその後の熱処理工程によつて、
上記不純物層下の当該不純物層と接する半絶縁性
半導体基板主表面に、当該不純物層と反対導電形
で導電キヤリアに対して電気的障壁として作用す
るに十分高い不純物密度と適度な厚さを有する不
純物層を形成する過程を含むことを特徴とする電
界効果トランジスタの製造方法。５半絶縁性半導体基板の主表面にゲート領域の
能動層ならびにこの能動層を挟んで両側に位置す
るソース高密度不純物領域およびドレイン高密度
不純物領域を形成する工程と、これら能動層、ソ
ース高密度不純物領域およびドレイン高密度不純
物領域の同一主表面上にそれぞれゲート電極、ソ
ース電極およびドレイン電極を形成する工程とを
含む電界効果トランジスタの製造方法において、
半絶縁性半導体基板の主表面上にエピタキシヤル
成長法によつて上記能動層、ソース高密度不純物
領域およびドレイン高密度領域と反対導電形で導
電キヤリアに対して電気的障壁として作用するに
十分高い不純物密度と適度な厚さを有する不純物
層を形成する過程を有し、上記ゲート領域の能動
層、ソース高密度不純物領域およびドレイン高密
度不純物領域は、少なくともゲート領域の能動層
が上記不純物層に接するように、当該不純物層を
搭載した半絶縁性半導体基板の主表面上に形成す
ることを特徴とする電界効果トランジスタの製造
方法。