JPS63308389A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63308389A JPS63308389A JP62144876A JP14487687A JPS63308389A JP S63308389 A JPS63308389 A JP S63308389A JP 62144876 A JP62144876 A JP 62144876A JP 14487687 A JP14487687 A JP 14487687A JP S63308389 A JPS63308389 A JP S63308389A
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- JP
- Japan
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- region
- drain
- electrode
- substrate
- source
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的ｊ
（産業上の利用分野）
本発明は、化合物半導体装置の構造に関するもので、特
にＧａ Ａｓ ＭＥＳ型ＦＥＴ （Ｇａ ＡｓＭｅｔａ
ｌ−３ｅＩＩｉｃｏｎｄｕｃｔｏｒ ＦＥＴ、ショッ
トキーゲート電界効果トランジスタ）並びにこれらの集
積回路の特性改善に係るものである。
にＧａ Ａｓ ＭＥＳ型ＦＥＴ （Ｇａ ＡｓＭｅｔａ
ｌ−３ｅＩＩｉｃｏｎｄｕｃｔｏｒ ＦＥＴ、ショッ
トキーゲート電界効果トランジスタ）並びにこれらの集
積回路の特性改善に係るものである。
（従来の技術）
従来よりＧａ Ａｓ半絶縁性基板中を流れる微少電流が
、バンドギャップ中央に存在する深い準位（ＥＬ−２等
）の電子トラップにより、低周波の振動をすることが報
告されている（Ｍ、 Ｋａｎｉｎｓ−ｋａ他、Ａ ｐｐ
ｌ、 Ｐ ｈｙｓ、 Ｌ ｅｔｔ、４１ （１０）、
１５ Ｎ ｏｖｅｎｂｅｒ１９８２） 、 Ｇａ Ａ
ｓ半絶縁性基板に形成されるＧａ Ａｓ ＭＥＳ型ＦＥ
Ｔにおいては、この振動微少電流がチャネル部（動作領
域）の空乏層を直接、又はゲート・パッド電極を通じて
空乏層を変調し、これによりチャネル電流即ちドレイン
電流が振動することが報告されている（Ｄａｎｉｅｌ
Ｍｉｌｌｅｒ他、１９８５ １ＲＥ、ＧａＡｓ ｔｃ
５ｙＩｌｐｏｓｉｕｎ、３１〜３４ｐ ） 。
、バンドギャップ中央に存在する深い準位（ＥＬ−２等
）の電子トラップにより、低周波の振動をすることが報
告されている（Ｍ、 Ｋａｎｉｎｓ−ｋａ他、Ａ ｐｐ
ｌ、 Ｐ ｈｙｓ、 Ｌ ｅｔｔ、４１ （１０）、
１５ Ｎ ｏｖｅｎｂｅｒ１９８２） 、 Ｇａ Ａ
ｓ半絶縁性基板に形成されるＧａ Ａｓ ＭＥＳ型ＦＥ
Ｔにおいては、この振動微少電流がチャネル部（動作領
域）の空乏層を直接、又はゲート・パッド電極を通じて
空乏層を変調し、これによりチャネル電流即ちドレイン
電流が振動することが報告されている（Ｄａｎｉｅｌ
Ｍｉｌｌｅｒ他、１９８５ １ＲＥ、ＧａＡｓ ｔｃ
５ｙＩｌｐｏｓｉｕｎ、３１〜３４ｐ ） 。
第３図は従来のＧａ Ａｓ ＭＥＳ ＰＥＴの模式
的な断面図である。 チャネル部２の下の半絶縁性基板
１をリーク電流１０ａ、１０ｂが流れ、第５図の８曲線
に示すようにドレイン電流が振動する。 この原因は、
現在まだ完全に明確になっていないが、ドレイン３から
ソース４に向がって基板１に微少リーク電流が流れると
、深い準位の電子トラップ等によりリーク電流が振動し
、それによりチャネル部２直下の電界が変化し、チャネ
ル電流が変調され、ドレイン電流が振動するものと思わ
れた。
的な断面図である。 チャネル部２の下の半絶縁性基板
１をリーク電流１０ａ、１０ｂが流れ、第５図の８曲線
に示すようにドレイン電流が振動する。 この原因は、
現在まだ完全に明確になっていないが、ドレイン３から
ソース４に向がって基板１に微少リーク電流が流れると
、深い準位の電子トラップ等によりリーク電流が振動し
、それによりチャネル部２直下の電界が変化し、チャネ
ル電流が変調され、ドレイン電流が振動するものと思わ
れた。
このため第４図に示すようにチャネル部２の直下にＰ型
頭域８を形成し、リーク電流を抑制する対策が行われた
が完全にはドレイン電流の振動をとめるに至っていない
。
頭域８を形成し、リーク電流を抑制する対策が行われた
が完全にはドレイン電流の振動をとめるに至っていない
。
（発明が解決しようとする問題点）
ＧａＡｓ ＭＥＳ型ＰＥＴでは、第５図に示すように
ドレイン・ソース間電圧ｖｏ５がある値になるとドレイ
ン電流Ｉ Ｏ５が振動を始め、ドレイン電圧■ｏｓが増
加するに従いＩ ａｓの振動成分も増大する現象が見ら
れる。 このドレイン電流ｒ ｏｓの振動によりＦＥＴ
の相互コンダクタンス（］ｌは低下し又低周波雑音源を
生じＦＢＴの正常動作を損なう。
ドレイン・ソース間電圧ｖｏ５がある値になるとドレイ
ン電流Ｉ Ｏ５が振動を始め、ドレイン電圧■ｏｓが増
加するに従いＩ ａｓの振動成分も増大する現象が見ら
れる。 このドレイン電流ｒ ｏｓの振動によりＦＥＴ
の相互コンダクタンス（］ｌは低下し又低周波雑音源を
生じＦＢＴの正常動作を損なう。
この原因はＦＥＴが形成されている半絶縁性基板中を流
れる微少リーク電流の振動によるものと思われ、第４図
に示すようにチャネル部２直下の半絶縁性基板１にＰ型
頭域８を形成し、ドレインよりソースに向かう微少リー
ク電流を抑制する方策がとられたが、ドレイン電流Ｉ
Ｏ５の振動を完全に止めるに至っていない。
れる微少リーク電流の振動によるものと思われ、第４図
に示すようにチャネル部２直下の半絶縁性基板１にＰ型
頭域８を形成し、ドレインよりソースに向かう微少リー
ク電流を抑制する方策がとられたが、ドレイン電流Ｉ
Ｏ５の振動を完全に止めるに至っていない。
本発明の目的は、ドレイン電流振動の抑制レベルを大幅
に改善した化合物半導体のＭＥＳ型ＦＥＴを提供するこ
とである。
に改善した化合物半導体のＭＥＳ型ＦＥＴを提供するこ
とである。
［発明の構成］
（問題点を解決するための手段）
本発明は、化合物半導体基板に形成されたＭＥＳ Ｆ
ＥＴにおいて、少なくとも一導電型動作領域（チャネル
部）直下とゲート・パッドを極面下とに反対導電型領域
もしくは不活性領域を設けたことを特徴とする半導体装
置である。
ＥＴにおいて、少なくとも一導電型動作領域（チャネル
部）直下とゲート・パッドを極面下とに反対導電型領域
もしくは不活性領域を設けたことを特徴とする半導体装
置である。
不活性領域は実質的にキャリアの存在しない領域である
。 例えばＧａ Ａｓ半絶縁性基板は通常非常に濃度の
薄いＮ型になっていると思われる。
。 例えばＧａ Ａｓ半絶縁性基板は通常非常に濃度の
薄いＮ型になっていると思われる。
不活性領域は、Ｂ（ボロン）等電子トラップと、して而
く不活性物質をＧａ Ａｓ半絶縁性基板に適正量ドープ
し、実質的に真性半導体領域としたものである。
く不活性物質をＧａ Ａｓ半絶縁性基板に適正量ドープ
し、実質的に真性半導体領域としたものである。
（作用）
前記ＭＥＳ ＦＥＴのドレイン電流が振動するのは、
ドレインから基板中を通りソースに流れるリーク電流１
０ａ （第３図参照）のためだけでなく、ドレインから
基板中を通りゲート・パッド電極に流れるリーク電流１
０ｂの影響を無視できないという知見に基づき本発明は
行われた。
ドレインから基板中を通りソースに流れるリーク電流１
０ａ （第３図参照）のためだけでなく、ドレインから
基板中を通りゲート・パッド電極に流れるリーク電流１
０ｂの影響を無視できないという知見に基づき本発明は
行われた。
本発明では、動作領域直下とゲート・パッド電極直下も
しくはこれらの近傍をも含む全面に反対導電型領域又は
不活性領域を設けることにより前記リーク電流を大幅に
減少させる。 これによりチャネル電流の変調を抑え、
ドレイン電流振動の抑制レベルを大幅に改善できる。
しくはこれらの近傍をも含む全面に反対導電型領域又は
不活性領域を設けることにより前記リーク電流を大幅に
減少させる。 これによりチャネル電流の変調を抑え、
ドレイン電流振動の抑制レベルを大幅に改善できる。
（実施例）
本発明の実施例を第１図に示すＧａ Ａｓ ＭＥＳ型Ｐ
ＥＴについて説明する。 ＧａＡｓ半絶縁性基板１１の
表面層にＮ型動作領域（チャネル部）１２を挾むＮ“ド
レイン１３及びＮ４ソース１４が設けられる。 又基板
の表面上に、Ｎ型動作領域１２とショットキー接触をす
るゲート電極１５ａと、この電極に接続されたゲート・
パッドな極１５ｂ並びにドレイン及びソースとそれぞれ
オーミック接触をするドレイン電極１６及びソース電極
１７が形成されている。 又Ｎ型動作領域１２、Ｎ４ド
レイン１３及びＮ４ソース１４の直下にＰ型頭域（又は
不活性領域）２０ａが、又ゲート・パッド電極１５ｂの
直下にＰ型頭域（又は不活性領域）２０ｂがそれぞれ設
けられている。
ＥＴについて説明する。 ＧａＡｓ半絶縁性基板１１の
表面層にＮ型動作領域（チャネル部）１２を挾むＮ“ド
レイン１３及びＮ４ソース１４が設けられる。 又基板
の表面上に、Ｎ型動作領域１２とショットキー接触をす
るゲート電極１５ａと、この電極に接続されたゲート・
パッドな極１５ｂ並びにドレイン及びソースとそれぞれ
オーミック接触をするドレイン電極１６及びソース電極
１７が形成されている。 又Ｎ型動作領域１２、Ｎ４ド
レイン１３及びＮ４ソース１４の直下にＰ型頭域（又は
不活性領域）２０ａが、又ゲート・パッド電極１５ｂの
直下にＰ型頭域（又は不活性領域）２０ｂがそれぞれ設
けられている。
次にこのＦＦ、Ｔの製造方法について述べる。
先ず半絶縁性Ｇａ Ａｓ基板１１を準備し、ドレイン及
びソース形成領域に例えばＳｉ （シリコン）を加速
電圧１５０ ｋｅＶ、ドーズ量５ｘ ｉｏ” ｃ「２で
イオン注入し、次にＮ型動作領域形成のため例えばＳｉ
を加速電圧１００ ｋｅＶ、ドーズ量４Ｘ １０１２Ｃ
１１−’でイオン注入する。 次にドレイン、動作領域
、ソース及びゲート・パッド電極のそれぞれ直下の領域
にＰ型不純物例えばＺｎ （亜鉛）を加速電圧３８０
ｋｅＶ、ドーズｆＬ５ｘ １０” ｃ「’でイオン注
入する。 しかる後温度７００℃〜９００℃のキャップ
レスアニール等により活性化する。 これにより深さ約
０．１５μｌのＮ型動作領域１２、深さ約０．２μｍの
Ｎ”ドレイン１３、Ｎ４ソース１４及び深さ約０．５μ
ｌｌのＰ要領域２０ａ 、２０ｂが形成される。 これ
にＴｉ／Ａ１等でショットキーゲート１５ａを形成し、
ＡｕＧｅ／Ｎｉ等でドレイン及びソースのオーミック電
極を形成しＴｉ ／Ｐｔ／Ａｕ等でゲーＩ・・パッドｔ
’ｆｆをつくる。
びソース形成領域に例えばＳｉ （シリコン）を加速
電圧１５０ ｋｅＶ、ドーズ量５ｘ ｉｏ” ｃ「２で
イオン注入し、次にＮ型動作領域形成のため例えばＳｉ
を加速電圧１００ ｋｅＶ、ドーズ量４Ｘ １０１２Ｃ
１１−’でイオン注入する。 次にドレイン、動作領域
、ソース及びゲート・パッド電極のそれぞれ直下の領域
にＰ型不純物例えばＺｎ （亜鉛）を加速電圧３８０
ｋｅＶ、ドーズｆＬ５ｘ １０” ｃ「’でイオン注
入する。 しかる後温度７００℃〜９００℃のキャップ
レスアニール等により活性化する。 これにより深さ約
０．１５μｌのＮ型動作領域１２、深さ約０．２μｍの
Ｎ”ドレイン１３、Ｎ４ソース１４及び深さ約０．５μ
ｌｌのＰ要領域２０ａ 、２０ｂが形成される。 これ
にＴｉ／Ａ１等でショットキーゲート１５ａを形成し、
ＡｕＧｅ／Ｎｉ等でドレイン及びソースのオーミック電
極を形成しＴｉ ／Ｐｔ／Ａｕ等でゲーＩ・・パッドｔ
’ｆｆをつくる。
Ｐ要領域２０ａ 、２０ｂに代えて不活性領域を形成す
る場合には、Ｂ（ボーン）やＦ（フッ素）やＣ（炭素）
等の不活性不純物をイオン注入する。
る場合には、Ｂ（ボーン）やＦ（フッ素）やＣ（炭素）
等の不活性不純物をイオン注入する。
通常半絶縁性Ｇａ Ａｓ基板は非常に濃度の薄いＮ型に
なっていると思われる。 前記不純物は電子トラップと
して作用し、残存キャリア（電子）を捕獲しキャリアが
実質的に存在しない不活性領域が形成されるものと思わ
れる。
なっていると思われる。 前記不純物は電子トラップと
して作用し、残存キャリア（電子）を捕獲しキャリアが
実質的に存在しない不活性領域が形成されるものと思わ
れる。
この実施例に示すＦ Ｅ ’Ｔ’は通常ソース電極１７
に対してドレイン電極１６に正のバイアスＶＤＳ、ゲー
ト電極１５ａに負のバイアスＶＧＳを印加して使用され
る。 したがってゲート・パッド電極１５ｂに接する
Ｐ要領域２０ｂとこれと半絶縁体を介して結ばれるＰ要
領域２０ａはＮ型及びＮ＋型領領域り電位が低くなり、
Ｎ型及びＮ４型領域に接するＰ型頭域と半絶縁性基板領
域に空乏層が形成され、Ｎ１ドレイン１３からのリーク
電流はほぼ完全に抑制される。 Ｐ型頭域に代えて不活
性領域を設けた場合にもほぼ同程度のリーク電流抑止効
果が得られる。
に対してドレイン電極１６に正のバイアスＶＤＳ、ゲー
ト電極１５ａに負のバイアスＶＧＳを印加して使用され
る。 したがってゲート・パッド電極１５ｂに接する
Ｐ要領域２０ｂとこれと半絶縁体を介して結ばれるＰ要
領域２０ａはＮ型及びＮ＋型領領域り電位が低くなり、
Ｎ型及びＮ４型領域に接するＰ型頭域と半絶縁性基板領
域に空乏層が形成され、Ｎ１ドレイン１３からのリーク
電流はほぼ完全に抑制される。 Ｐ型頭域に代えて不活
性領域を設けた場合にもほぼ同程度のリーク電流抑止効
果が得られる。
第５図はドレイン電圧Ｖ、５とドレイン電流■。Ｓの関
係を示す特性図である。 従来のＦＥＴでは曲線ａのよ
うにドレイン電流がある電圧以上になると振動し、その
振幅も増加する。 上記第１図に示す本発明のＰＥＴに
おいては曲線すのようにドレイン電流振動が大幅に抑え
られている。
係を示す特性図である。 従来のＦＥＴでは曲線ａのよ
うにドレイン電流がある電圧以上になると振動し、その
振幅も増加する。 上記第１図に示す本発明のＰＥＴに
おいては曲線すのようにドレイン電流振動が大幅に抑え
られている。
第２図は本発明の他の実施例を示すもので、基板内全面
にわたってＰ型頭域２０を形成したものである。 Ｐ型
頭域に代えて不活性領域としても同様の効果は得られる
。
にわたってＰ型頭域２０を形成したものである。 Ｐ型
頭域に代えて不活性領域としても同様の効果は得られる
。
［発明の効果１
化合物半導体基板に形成されるＭＢＳ型ＦＢＴのドレイ
ン電流の振動現象については完全に解析されていないが
、例えばＧａＡｓ ＭＥＳ型ＦＥＴの場合には半絶縁
性基板内を流れるリーク電流がＧａ Ａｓ基板中の深い
電子トラップ（例えばＥＬ２）の影響で振動して、この
振動がチャネル電流を変調させて、ドレイン電流の振動
を起こすものと思われる。
ン電流の振動現象については完全に解析されていないが
、例えばＧａＡｓ ＭＥＳ型ＦＥＴの場合には半絶縁
性基板内を流れるリーク電流がＧａ Ａｓ基板中の深い
電子トラップ（例えばＥＬ２）の影響で振動して、この
振動がチャネル電流を変調させて、ドレイン電流の振動
を起こすものと思われる。
本発明では少なくとも動作領域（チャネル部）直下とゲ
ート・パッド電極直下に動作領域と反対の導電型領域も
しくは不活性領域を設け、はぼ完全にリーク電流を抑え
た。 実施例の結果（第５図）より明らかなように、こ
れによりチャネル電流の変調を抑え、ドレイン電流の振
動を大幅に抑制することができた。
ート・パッド電極直下に動作領域と反対の導電型領域も
しくは不活性領域を設け、はぼ完全にリーク電流を抑え
た。 実施例の結果（第５図）より明らかなように、こ
れによりチャネル電流の変調を抑え、ドレイン電流の振
動を大幅に抑制することができた。
第１図は本発明のＧａＡｓ ＭＥＳ型ＦＥＴの実施例
の断面図、第２図は、本発明のＧａ ＡｓＭＥＳ型ＦＥ
Ｔの他の実施例の断面図、第３図は従来のＧａＡＳ
ＭＥＳ型ＦＥＴの断面図、第４図は従来の他のＧａＡｓ
ＭＥＳ型ＦＢＴの断面図、第５図は本発明及び従来
のＧａＡｓ ＭＥＳ型ＦＥＴのドレイン電圧対ドレイ
ン電流の特性図である。 １．１１−・・半絶縁性Ｇａ Ａｓ基板、 ２，１２・
・・Ｎ型動作領域（チャネル部）、 ３，１３・・・Ｎ
” ドレイン、 ４ 、 １４・？’Ｊ”ソース、
１０ａ１１０ｂ・・・リーク電流、 １５ａ・・・シ
ョットキーゲート電極、 １５ｂ・・・ゲート・パッ
ド電極、１６・・・ドレイン電極、 １７・・・ソー
ス電極、２０．２０ａ 、２０ｂ−Ｐ型９ｎ、域（又は
不活性領域）。 第３図 ｖ、Ｓ （ドレイン電圧） 第５図
の断面図、第２図は、本発明のＧａ ＡｓＭＥＳ型ＦＥ
Ｔの他の実施例の断面図、第３図は従来のＧａＡＳ
ＭＥＳ型ＦＥＴの断面図、第４図は従来の他のＧａＡｓ
ＭＥＳ型ＦＢＴの断面図、第５図は本発明及び従来
のＧａＡｓ ＭＥＳ型ＦＥＴのドレイン電圧対ドレイ
ン電流の特性図である。 １．１１−・・半絶縁性Ｇａ Ａｓ基板、 ２，１２・
・・Ｎ型動作領域（チャネル部）、 ３，１３・・・Ｎ
” ドレイン、 ４ 、 １４・？’Ｊ”ソース、
１０ａ１１０ｂ・・・リーク電流、 １５ａ・・・シ
ョットキーゲート電極、 １５ｂ・・・ゲート・パッ
ド電極、１６・・・ドレイン電極、 １７・・・ソー
ス電極、２０．２０ａ 、２０ｂ−Ｐ型９ｎ、域（又は
不活性領域）。 第３図 ｖ、Ｓ （ドレイン電圧） 第５図
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板の表面層に、一導電型動作領域と
、これを挾む２つの一導電型高濃度領域を設け、且つ前
記基板の表面上に、前記動作領域とショットキー接触を
するゲート電極と、前記高濃度領域とオーミック接触を
するソース電極及びドレイン電極と、前記ゲート電極に
接続されたゲート・パッド電極とを設けた半導体装置に
おいて、 少なくとも前記動作領域直下及び前記ゲート・パッド電
極直下のそれぞれの基板部分が反対導電型領域もしくは
不活性領域であることを特徴とする半導体装置。 ２ 化合物半導体基板がガリウム砒素基板である特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144876A JPS63308389A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144876A JPS63308389A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308389A true JPS63308389A (ja) | 1988-12-15 |
Family
ID=15372437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144876A Pending JPS63308389A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1198006A3 (en) * | 2000-10-10 | 2006-03-08 | Sanyo Electric Co., Ltd. | Compound semiconductor device and method for manufacturing |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211783A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Compound semiconductor device |
| JPS58148466A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6027173A (ja) * | 1983-07-25 | 1985-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
| JPS61222271A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS61267369A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 電界効果トランジスタ |
-
1987
- 1987-06-10 JP JP62144876A patent/JPS63308389A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211783A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Compound semiconductor device |
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| JPS61267369A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 電界効果トランジスタ |
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