JPH03775B2 - - Google Patents
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- JPH03775B2 JPH03775B2 JP61143113A JP14311386A JPH03775B2 JP H03775 B2 JPH03775 B2 JP H03775B2 JP 61143113 A JP61143113 A JP 61143113A JP 14311386 A JP14311386 A JP 14311386A JP H03775 B2 JPH03775 B2 JP H03775B2
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- gaas
- layer
- source
- gate
- insulating
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、相補形プレーナ・ヘテロ構造ICに
関し、更に詳細には、高性能のGaAs相補形集積
回路を形成するための、共通プレーナ・ウエハ表
面上におけるｎ−チヤネルおよびＰ−チヤネル
（Al、Ga）Asヘテロ構造絶縁性ゲート電界効果
形トランジスタ（Ｈeterostructure Ｉnsulated
Ｇate Ｆield Ｅffect Ｔransistors
（HIGFET））に関する。
関し、更に詳細には、高性能のGaAs相補形集積
回路を形成するための、共通プレーナ・ウエハ表
面上におけるｎ−チヤネルおよびＰ−チヤネル
（Al、Ga）Asヘテロ構造絶縁性ゲート電界効果
形トランジスタ（Ｈeterostructure Ｉnsulated
Ｇate Ｆield Ｅffect Ｔransistors
（HIGFET））に関する。
HIGFETに使用されるヘテロ構造は、半絶縁
性GaAs基板上に成長された非ドープGaAsバツ
フア層から成り、その上に非ドープ（Al、Ga）
Asゲート層が形成される。これら２つの層は、
これらをできるだけ真性に近づけかつ絶縁性にす
る状態のもとで、エピタキシヤル的に成長され
る。ｎ−チヤネルおよびＰ−チヤネルの
HIGFETは、高移動度の２次元（2D）電子（ホ
ール）ガスを用いている。このガスは、適当なゲ
ート・バイアス電圧を供給することにより、
（Al、Ga）AsGaAsヘテロ界面に誘導される。ｎ
−チヤネルHIGFETにおけるn+注入領域とＰ−
チヤネルにおけるP+注入領域を備えたトランジ
スタのソース・ドレイン領域を形成するには、自
己整合形ゲート（SAG）プロセスが使用される。
適当なゲート・バイアスがかけられた場合、チヤ
ネルの電子（ホール）は、ソース・ドレイン・コ
ンタクトから生じる。非ドープ・ヘテロ構造を用
いることにより、ｎ−チヤネルおよびＰ−チヤネ
ル・トランジスタを、プレーナ・プロセスにより
同じウエハ表面上の同じエピタキシヤル層に形成
することができる。また、不純物がないと電子
（ホール）のチヤネル移動度は高くなり、したが
つて、飽和速度領域におけるFET動作の結果と
して高い相互コンダクタンスのトランジスタを提
供する。ｎ−チヤネルおよびＰ−チヤンネル・ト
ランジスタを使用している相補形GaAs回路は、
ノイズマージン、許容損失および回路集積レベル
の見地から、ｎ−チヤネル・トランジスタだけを
使用している回路よりも多くの利点を有してい
る。
性GaAs基板上に成長された非ドープGaAsバツ
フア層から成り、その上に非ドープ（Al、Ga）
Asゲート層が形成される。これら２つの層は、
これらをできるだけ真性に近づけかつ絶縁性にす
る状態のもとで、エピタキシヤル的に成長され
る。ｎ−チヤネルおよびＰ−チヤネルの
HIGFETは、高移動度の２次元（2D）電子（ホ
ール）ガスを用いている。このガスは、適当なゲ
ート・バイアス電圧を供給することにより、
（Al、Ga）AsGaAsヘテロ界面に誘導される。ｎ
−チヤネルHIGFETにおけるn+注入領域とＰ−
チヤネルにおけるP+注入領域を備えたトランジ
スタのソース・ドレイン領域を形成するには、自
己整合形ゲート（SAG）プロセスが使用される。
適当なゲート・バイアスがかけられた場合、チヤ
ネルの電子（ホール）は、ソース・ドレイン・コ
ンタクトから生じる。非ドープ・ヘテロ構造を用
いることにより、ｎ−チヤネルおよびＰ−チヤネ
ル・トランジスタを、プレーナ・プロセスにより
同じウエハ表面上の同じエピタキシヤル層に形成
することができる。また、不純物がないと電子
（ホール）のチヤネル移動度は高くなり、したが
つて、飽和速度領域におけるFET動作の結果と
して高い相互コンダクタンスのトランジスタを提
供する。ｎ−チヤネルおよびＰ−チヤンネル・ト
ランジスタを使用している相補形GaAs回路は、
ノイズマージン、許容損失および回路集積レベル
の見地から、ｎ−チヤネル・トランジスタだけを
使用している回路よりも多くの利点を有してい
る。
従来技術には、ｎ−チヤネルとＰ−チヤネルの
トランジスタが非ドープ高移動チヤネルにおいて
2D電子（ホール）ガスを使用しているこの種の
相補形プレーナ構造について何ら示唆されていな
い。なお、1984年３月の日本物理学会誌（Jpn.J.
Appl.phys.）、23巻、L150−２における、カタヤ
マ他による論文「非ドーブAlGaAs−GaAsヘテ
ロ構造において形成された新しい２次元電子ガス
電界効果形トランジスタ」には、非ドープ
AlGaAsゲートを使用しかつ2D電子ゲート電界効
果形トランジスタであるｎ−チヤネル・デイバイ
スが示されている。しかし、これは相補形デイバ
イスではない。また、1984年９月のIEEEの電子
デイバイス・レターズ、Vo1.5、No.９、P379〜80
における、ソロモン他による「GaAsゲート・ヘ
テロ構造FET」には、絶縁性ゲートを備えたｎ
−チヤネル・ヘテロ構造FETについて示されて
いるが、これも相補形デイバイスではない。さら
に、1984年12月のIEEEの電子デイバイス・レタ
ーズ、Vo1.EDL−５、No.12、P521〜23における、
キーヘル他による論文「相補形ｐ−MODFETお
よびｎ−HB MESFET（Al、Ga）Asトランジス
タ」には、別の種類の相補形デイバイスが示され
ている。また、IEDM'84、P854−55において、
キーヘル他による「相補形Ｐ−MODFETおよび
ｎ−HB MESFET（Al、Ga）AsFET」におい
ても同様のものが示されている。しかし、これら
出版物は、ドープされた（Al、Ga）Asゲートお
よびｎ−チヤネルMESFETとともに形成された
通常のＰ−チヤネルMODFETから成る相補形デ
イバイス構造について開示しているが、これはプ
レーナ・デイバイスではなく、またｎ−チヤネル
およびＰ−チヤネル・デイバイスの非ドープ高移
動度チヤネルにおいて２次元電子およびホールガ
スを使用していない。また、たとえば、IEEEの
電子デイバイス・レターズ、Vo1.EDL−５，No.
１、1984年１月、P21〜23における、ズリーグ他
による「二重注入GaAs相補形JFET」において、
本質的に異なるＪ−FET技術に関する、同じウ
エハ上でのｎ−チヤネルおよびＰ−チヤネル
GaAsデイバイスの製造について示されている。
しかし、Ｊ−FETデイバイスは、非ドープ高移
動度チヤネルにおいて二次元電子（ホール）ガス
を使用していない。
トランジスタが非ドープ高移動チヤネルにおいて
2D電子（ホール）ガスを使用しているこの種の
相補形プレーナ構造について何ら示唆されていな
い。なお、1984年３月の日本物理学会誌（Jpn.J.
Appl.phys.）、23巻、L150−２における、カタヤ
マ他による論文「非ドーブAlGaAs−GaAsヘテ
ロ構造において形成された新しい２次元電子ガス
電界効果形トランジスタ」には、非ドープ
AlGaAsゲートを使用しかつ2D電子ゲート電界効
果形トランジスタであるｎ−チヤネル・デイバイ
スが示されている。しかし、これは相補形デイバ
イスではない。また、1984年９月のIEEEの電子
デイバイス・レターズ、Vo1.5、No.９、P379〜80
における、ソロモン他による「GaAsゲート・ヘ
テロ構造FET」には、絶縁性ゲートを備えたｎ
−チヤネル・ヘテロ構造FETについて示されて
いるが、これも相補形デイバイスではない。さら
に、1984年12月のIEEEの電子デイバイス・レタ
ーズ、Vo1.EDL−５、No.12、P521〜23における、
キーヘル他による論文「相補形ｐ−MODFETお
よびｎ−HB MESFET（Al、Ga）Asトランジス
タ」には、別の種類の相補形デイバイスが示され
ている。また、IEDM'84、P854−55において、
キーヘル他による「相補形Ｐ−MODFETおよび
ｎ−HB MESFET（Al、Ga）AsFET」におい
ても同様のものが示されている。しかし、これら
出版物は、ドープされた（Al、Ga）Asゲートお
よびｎ−チヤネルMESFETとともに形成された
通常のＰ−チヤネルMODFETから成る相補形デ
イバイス構造について開示しているが、これはプ
レーナ・デイバイスではなく、またｎ−チヤネル
およびＰ−チヤネル・デイバイスの非ドープ高移
動度チヤネルにおいて２次元電子およびホールガ
スを使用していない。また、たとえば、IEEEの
電子デイバイス・レターズ、Vo1.EDL−５，No.
１、1984年１月、P21〜23における、ズリーグ他
による「二重注入GaAs相補形JFET」において、
本質的に異なるＪ−FET技術に関する、同じウ
エハ上でのｎ−チヤネルおよびＰ−チヤネル
GaAsデイバイスの製造について示されている。
しかし、Ｊ−FETデイバイスは、非ドープ高移
動度チヤネルにおいて二次元電子（ホール）ガス
を使用していない。
本発明は、発明者シリロ他による、1984年11月
５日に出願され、本発明と同じ出願人に譲渡され
た米国特許願第668586号、発明の名称「モジユレ
ーシヨン・ドープされた（Al、Ga）As／
GaAsFETに基づいたIC用自己整合形ゲート・プ
ロセス」に関連している。この出願の自己整合形
ゲート・プロセスもまた、本発明において使用さ
れている。
５日に出願され、本発明と同じ出願人に譲渡され
た米国特許願第668586号、発明の名称「モジユレ
ーシヨン・ドープされた（Al、Ga）As／
GaAsFETに基づいたIC用自己整合形ゲート・プ
ロセス」に関連している。この出願の自己整合形
ゲート・プロセスもまた、本発明において使用さ
れている。
HIGFET方法は、プレーナ形非ドープ多層
（Al、Ga）As／GaAs構造に電子とホールの２次
元（2D）ガスを生ずるヘテロ構造技術の最大の
利点を活用する。2D電子（ホール）ガスは、正
（負）ゲート・バイアスをかけることにより、
（Al、Ga）As／GaAsヘテロ界面に発生される。
2D電子（ホール）ガスは、不純物散乱
（scattering）の減少により、高い電子（ホール）
移動度を有している。これにより、低電圧での速
度飽和領域においてFET動作を与え、高い相互
コンダクタンス・トランジスタを提供する。電気
的コンタクトは、ゲートの下だけに存在する2D
高移動度電子およびホールガスに直接的に形成さ
れなければならないので、SAG方法は基本的に
はHIGFETデイバイス用である。本発明のプレ
ーナ構造は、VLSI回路に必要とされる高い処理
歩留りを達成するのに重要である。また、ｎ−チ
ヤネルおよびＰ−チヤネル・デイバイス用の絶縁
ゲート方法により、漏れやシヨートすることな
く、入力ゲートにおける電圧の振れをさらに大き
くすることができる。さらに、絶縁性ゲートは、
閾値電圧が通常のMODFETデイバイス構造より
も、ゲート層のドーピングおよび厚さにそれほど
依存しないので、閾値電圧の均一性と制御性を改
善することができる。
（Al、Ga）As／GaAs構造に電子とホールの２次
元（2D）ガスを生ずるヘテロ構造技術の最大の
利点を活用する。2D電子（ホール）ガスは、正
（負）ゲート・バイアスをかけることにより、
（Al、Ga）As／GaAsヘテロ界面に発生される。
2D電子（ホール）ガスは、不純物散乱
（scattering）の減少により、高い電子（ホール）
移動度を有している。これにより、低電圧での速
度飽和領域においてFET動作を与え、高い相互
コンダクタンス・トランジスタを提供する。電気
的コンタクトは、ゲートの下だけに存在する2D
高移動度電子およびホールガスに直接的に形成さ
れなければならないので、SAG方法は基本的に
はHIGFETデイバイス用である。本発明のプレ
ーナ構造は、VLSI回路に必要とされる高い処理
歩留りを達成するのに重要である。また、ｎ−チ
ヤネルおよびＰ−チヤネル・デイバイス用の絶縁
ゲート方法により、漏れやシヨートすることな
く、入力ゲートにおける電圧の振れをさらに大き
くすることができる。さらに、絶縁性ゲートは、
閾値電圧が通常のMODFETデイバイス構造より
も、ゲート層のドーピングおよび厚さにそれほど
依存しないので、閾値電圧の均一性と制御性を改
善することができる。
第１ａ，１ｂ図および第２ａ〜２ｃ図には、
HIGFETデイバイスが示されている。第１ａ図
および第１ｂ図はｎ−チヤネルおよびＰ−チヤネ
ルデイバイスの断面図を示し、一方、第２ａ図〜
第２ｃ図は、ゲート電極１５で始まりかつウエハ
表面に対して直角を成している、HIGFETデイ
バイスのエネルギ・バンドを示している。
HIGFETは、半絶縁性（semi−insulating）
GaAsウエハ１１上に成長された２つのエピタキ
シヤル層１２，１３を使用している。第１層１２
は純粋な非ドープGaAsであり、これはできるだ
け真性に近づけるような状況のもとで成長され
る。第２層１３は、純粋な非ドープ（Al、Ga）
As層であり、これも、またできるだけ真性に近
づけるような状況のもとで成長される。
HIGFETデイバイスが示されている。第１ａ図
および第１ｂ図はｎ−チヤネルおよびＰ−チヤネ
ルデイバイスの断面図を示し、一方、第２ａ図〜
第２ｃ図は、ゲート電極１５で始まりかつウエハ
表面に対して直角を成している、HIGFETデイ
バイスのエネルギ・バンドを示している。
HIGFETは、半絶縁性（semi−insulating）
GaAsウエハ１１上に成長された２つのエピタキ
シヤル層１２，１３を使用している。第１層１２
は純粋な非ドープGaAsであり、これはできるだ
け真性に近づけるような状況のもとで成長され
る。第２層１３は、純粋な非ドープ（Al、Ga）
As層であり、これも、またできるだけ真性に近
づけるような状況のもとで成長される。
第２ａ図、第２ｂ図および第２ｃ図は、ｎ−チ
ヤネルおよびＰ−チヤネルHIGFETを生じる基
本的機構を示している。第２ｃ図は、外部の電気
的バイアスがかけられていないデイバイスにおけ
る金属ゲート電極のフエルミ準位の位置、および
絶縁性（Al、Ga）As層、絶縁性GaAs層におけ
る伝導帯および価電子帯の相対位置を示してい
る。フエルミ準位の位置は、図示のため、GaAs
および（Al、Ga）Asの伝導帯および価電子帯の
中間にあるように示されているが、実際には、正
確なフエルミ準位の位置は、これら非ドープ層に
おける残留不純物および欠陥の量および種類によ
り決まる。同様に、ゲート金属のフエルミ準位
は、（Al、Ga）As層の伝導帯および価電子帯の
間の中間に示されているが、この実際の位置は、
（Al、Ga）As面の表面におけるフエルミ準位の
位置と選択された金属の仕事関数とにより決ま
る。第２ｃ図に示された非バイアス状態では、伝
導チヤネルはゲートの下には存在しない。すなわ
ちｎ−チヤネルとＰ−チヤネル相補形HIGFET
は、通常オフのエンハンスメント・デイバイスで
ある。2D高移動度電子（ｎ−チヤネル）ガスま
たはホール（Ｐ−チヤネル）ガスは、ゲートとソ
ース・コンタクトとの間に正（または負）のゲー
ト電圧を供給することにより、（Al、Ga）As／
GaAsのヘテロ界面（heterointerface）において
発生される。それにより、電子（またはホール）
貯蔵所として働くソースおよびドレイン注入領域
の間に、電流チヤネルすなわちトラフを与える。
ソースおよびドレイン領域は、イオン打込みすな
わちイオン注入により高濃度にドープされ、かつ
伝導（価電子）帯の縁近くにフエルミ準位を有し
ている。第２ａ図と第２ｂ図はダート電圧が与え
られているときの伝導（価電子）帯を示してい
る。第２ａ図では、正のゲート・バイアスが供給
され、かつECがフエルミ・レベルEFと交差する
時、2D電子ガスが誘導される。これと同様に、
第２ｂ図では負のゲート・バイアスがかけられ、
かつEVがフエルミ・レベルEFと交差する時、2D
ホール・ガスが誘導される。電子（または、ホー
ル）はn+形（またはP+形）注入領域により供給
され、電子（または、ホール）濃度はゲート電圧
により制御される。かれらデイバイスの閾価電圧
は、ゲート障壁の高さφとエネルギ・バンドの不
連続部ΔEとにより決定される。
ヤネルおよびＰ−チヤネルHIGFETを生じる基
本的機構を示している。第２ｃ図は、外部の電気
的バイアスがかけられていないデイバイスにおけ
る金属ゲート電極のフエルミ準位の位置、および
絶縁性（Al、Ga）As層、絶縁性GaAs層におけ
る伝導帯および価電子帯の相対位置を示してい
る。フエルミ準位の位置は、図示のため、GaAs
および（Al、Ga）Asの伝導帯および価電子帯の
中間にあるように示されているが、実際には、正
確なフエルミ準位の位置は、これら非ドープ層に
おける残留不純物および欠陥の量および種類によ
り決まる。同様に、ゲート金属のフエルミ準位
は、（Al、Ga）As層の伝導帯および価電子帯の
間の中間に示されているが、この実際の位置は、
（Al、Ga）As面の表面におけるフエルミ準位の
位置と選択された金属の仕事関数とにより決ま
る。第２ｃ図に示された非バイアス状態では、伝
導チヤネルはゲートの下には存在しない。すなわ
ちｎ−チヤネルとＰ−チヤネル相補形HIGFET
は、通常オフのエンハンスメント・デイバイスで
ある。2D高移動度電子（ｎ−チヤネル）ガスま
たはホール（Ｐ−チヤネル）ガスは、ゲートとソ
ース・コンタクトとの間に正（または負）のゲー
ト電圧を供給することにより、（Al、Ga）As／
GaAsのヘテロ界面（heterointerface）において
発生される。それにより、電子（またはホール）
貯蔵所として働くソースおよびドレイン注入領域
の間に、電流チヤネルすなわちトラフを与える。
ソースおよびドレイン領域は、イオン打込みすな
わちイオン注入により高濃度にドープされ、かつ
伝導（価電子）帯の縁近くにフエルミ準位を有し
ている。第２ａ図と第２ｂ図はダート電圧が与え
られているときの伝導（価電子）帯を示してい
る。第２ａ図では、正のゲート・バイアスが供給
され、かつECがフエルミ・レベルEFと交差する
時、2D電子ガスが誘導される。これと同様に、
第２ｂ図では負のゲート・バイアスがかけられ、
かつEVがフエルミ・レベルEFと交差する時、2D
ホール・ガスが誘導される。電子（または、ホー
ル）はn+形（またはP+形）注入領域により供給
され、電子（または、ホール）濃度はゲート電圧
により制御される。かれらデイバイスの閾価電圧
は、ゲート障壁の高さφとエネルギ・バンドの不
連続部ΔEとにより決定される。
Vto＝φo−ΔEC
Vtp＝φP＋ΔEV
２次元電子およびホールガス濃度nSおよびpS
は、それぞれ次の関係により決定される。
は、それぞれ次の関係により決定される。
ns＝ε（Vg−Vto）／ｑ（ｄ＋Δdo）
Ps＝ε（−Vg＋Vtp）／ｑ（ｄ＋Δdp）
なお、ｄは（Al、Ga）As絶縁体の厚さ、ｑは
電荷、Δdは2Dガスの幅である。閾値電圧は、最
小にされ、かつ、２次元電子およびホールガス濃
度は、ΔECとΔEgをできるだけ同じ大きさにする
ことにより最小にされ得る。ΔECとΔEVの大きさ
は、AlxGal-xAs層におけるAlの分量ｘに関して
増大する。したがつて、デイバイスの物理的性質
は、デイバイスにおいてAlAsまたはこれに近い
AlAs化合物材料の使用に付随の技術的問題に相
応するが、Al成分ができるだけ大きい方がよい。
ｉ−GaAs界面と表面との間のｉ−AlGaAs層の
組成の勾配付けないし段階付けは、高いAl化合
物に伴う問題点を最小にするのに望ましい。
電荷、Δdは2Dガスの幅である。閾値電圧は、最
小にされ、かつ、２次元電子およびホールガス濃
度は、ΔECとΔEgをできるだけ同じ大きさにする
ことにより最小にされ得る。ΔECとΔEVの大きさ
は、AlxGal-xAs層におけるAlの分量ｘに関して
増大する。したがつて、デイバイスの物理的性質
は、デイバイスにおいてAlAsまたはこれに近い
AlAs化合物材料の使用に付随の技術的問題に相
応するが、Al成分ができるだけ大きい方がよい。
ｉ−GaAs界面と表面との間のｉ−AlGaAs層の
組成の勾配付けないし段階付けは、高いAl化合
物に伴う問題点を最小にするのに望ましい。
本発明の相補形ｎ−チヤネルおよびＰ−チヤネ
ルHIGFETの構造および製造について説明する。
第１ａ図には、プレーナ相補形HIGFETデイバ
イスのｎ−チヤネル部分が示されている。半絶縁
性GaAs基板ウエハ１１上に、モレキユラ・ビー
ム・エピタキシ（MBE）により絶縁性GaAs（ｉ
−GaAs）層１２を成長させる。その後、MBE
により、絶縁性アルミニウム・ガリウム・ひ素
（ｉ−（Al、Ga）As）層１３を成長させる。これ
らエピタキシヤル層を形成するのにMOCVDを
使用してもよい。次に、エピタキシヤル表面上
に、WSiゲート１５のようなゲートを形成する。
ゲートの両側に、線１８，１９で示すようにオー
ミツク・コンタクト領域へと延びる領域１６，１
７は、Siのようなドナーn+の高ドーズ量がイオン
注入される。ゲート１５はその下へのイオン注入
を阻止し、したがつて自己整合形ゲート構造をも
たらす。注入アニールが行なわれ、続いて金属コ
ンタクト２１，２２が表面上に被着される。この
実施例では、金属化は、AuGeNiをベースに行な
われる。破線で示すように、通常の合金熱処理に
よりこれらコンタクトは高濃度注入領域にされ
る。
ルHIGFETの構造および製造について説明する。
第１ａ図には、プレーナ相補形HIGFETデイバ
イスのｎ−チヤネル部分が示されている。半絶縁
性GaAs基板ウエハ１１上に、モレキユラ・ビー
ム・エピタキシ（MBE）により絶縁性GaAs（ｉ
−GaAs）層１２を成長させる。その後、MBE
により、絶縁性アルミニウム・ガリウム・ひ素
（ｉ−（Al、Ga）As）層１３を成長させる。これ
らエピタキシヤル層を形成するのにMOCVDを
使用してもよい。次に、エピタキシヤル表面上
に、WSiゲート１５のようなゲートを形成する。
ゲートの両側に、線１８，１９で示すようにオー
ミツク・コンタクト領域へと延びる領域１６，１
７は、Siのようなドナーn+の高ドーズ量がイオン
注入される。ゲート１５はその下へのイオン注入
を阻止し、したがつて自己整合形ゲート構造をも
たらす。注入アニールが行なわれ、続いて金属コ
ンタクト２１，２２が表面上に被着される。この
実施例では、金属化は、AuGeNiをベースに行な
われる。破線で示すように、通常の合金熱処理に
よりこれらコンタクトは高濃度注入領域にされ
る。
第１ｂ図は、第２位置にある、プレーナ相補形
HIGFETデイバイスのＰ−チヤンネル部分１
０′を示している。第１ｂ図のＰ−チヤネル部分
は、同じ基板ウエハ１１を有し、通常、上述した
ｎ−チヤネル部分の隣りに位置している。絶縁層
１２，１３は、第１ａ図の層１２，１３と同じ層
である。WSiゲート１５′も第１ａ図のものと同
様である。アクセプタP+注入は、金属シリコン
化合物ゲート１５′の両側の領域１６′，１７′に
行なわれる。注入アニールが行なわれ、その後に
オーミツク・コンタクト２１′，２２′が被着され
かつ高ドーズ量のＰ−注入領域に合金化される。
本実施例では、金属化はAuZnAuに基づいて行な
われる。
HIGFETデイバイスのＰ−チヤンネル部分１
０′を示している。第１ｂ図のＰ−チヤネル部分
は、同じ基板ウエハ１１を有し、通常、上述した
ｎ−チヤネル部分の隣りに位置している。絶縁層
１２，１３は、第１ａ図の層１２，１３と同じ層
である。WSiゲート１５′も第１ａ図のものと同
様である。アクセプタP+注入は、金属シリコン
化合物ゲート１５′の両側の領域１６′，１７′に
行なわれる。注入アニールが行なわれ、その後に
オーミツク・コンタクト２１′，２２′が被着され
かつ高ドーズ量のＰ−注入領域に合金化される。
本実施例では、金属化はAuZnAuに基づいて行な
われる。
第３図は、プレーナ相補形HIGFETの断面図
である。ここでは、できるだけ第１ａ図と第１ｂ
図の参照番号と同じ参照番号を使用している。共
通半絶縁性GaAs基板１１上にｎ−チヤネル・デ
イバイス１０とＰ−チヤネル・デイバイス１０′
が形成される。GaAs基板１１上に、MBEによ
り絶縁性（非ドープ）GaAs層１２を成長させ、
その後に絶縁性（非ドープ）（Al、Ga）As層１
３を成長させる。第５図に示された別の製造方法
では、ｉ−GaAs層とｉ−（Al、Ga）As層との間
にｉ−AlAsの薄い層が示されている。ｉ−AlAs
層は、ゲートの絶縁特性を改善しかつ伝導帯およ
び価電子帯のエネルギ不連続部ΔEC，ΔEVを増大
するために加えられ、これによりチヤネルにおけ
る電子（ホール）濃度を増加する。また、別の例
では、デイバイスの特性を最適化するため、ゲー
トの組成分布を段階付けるか、または様々な組成
の副層を含めるようにすることができる。
である。ここでは、できるだけ第１ａ図と第１ｂ
図の参照番号と同じ参照番号を使用している。共
通半絶縁性GaAs基板１１上にｎ−チヤネル・デ
イバイス１０とＰ−チヤネル・デイバイス１０′
が形成される。GaAs基板１１上に、MBEによ
り絶縁性（非ドープ）GaAs層１２を成長させ、
その後に絶縁性（非ドープ）（Al、Ga）As層１
３を成長させる。第５図に示された別の製造方法
では、ｉ−GaAs層とｉ−（Al、Ga）As層との間
にｉ−AlAsの薄い層が示されている。ｉ−AlAs
層は、ゲートの絶縁特性を改善しかつ伝導帯およ
び価電子帯のエネルギ不連続部ΔEC，ΔEVを増大
するために加えられ、これによりチヤネルにおけ
る電子（ホール）濃度を増加する。また、別の例
では、デイバイスの特性を最適化するため、ゲー
トの組成分布を段階付けるか、または様々な組成
の副層を含めるようにすることができる。
第４図には、第３図の相補形ICを完成するイ
オン注入ｎ−チヤネルおよびＰ−チヤネル
HIGFETICプロセスによる、プレーナ自己整合
形ゲートのフローチヤートが示されている。ここ
に示された最初の過程は、ｉ−GaAs層１２およ
びｉ−（Al、Ga）As層１３のMBEヘテロ構造成
長である。成長状態は、非常に低い全体ドーピン
グで、できるだけ真性に近い半導体材料を得るよ
う調節される。その後、エピタキシヤル表面１３
ａ上に、高温度安定耐火性金属またはWSiXのよ
うな金属シリコン化合物を被着して、ゲート１
５，１５′を形成する。表面のダブル・マスキン
グにより、連続するn+およびP+を選択的にイオ
ン注入することができる。オーミツク・コンタク
ト領域に延びるゲート１５の両側に、ライン１
８，１９で示すようなソースおよびドレイン領域
１６，１７をｎ−注入でイオン注入し、一方、ゲ
ート１５′の周囲の領域はカバーされている。そ
の後、ゲート１５′の両側の領域１６′，１７′は
Ｐ＋注入でイオン注入され、ゲート１５′の領域
はカバーされている。ある実施例では、n+注入
領域を作るのにSiが使用され、またP+注入領域
を形成するのにMgまたはBeが使用されている。
これら２つのイオン注入により自己整合形ゲート
が形成される。ゲート１５，１５′は、自己の下
にイオン注入されるのを阻止し、したがつて、自
己整合形ゲート構造が得られる。次の過程は、イ
オン注入されたｎおよびＰ領域を活性化する高温
度注入アニールプロセスである。この注入アニー
ルは、通常の半導体アニール炉において行なわれ
るか、または光学ランプを用いた急速熱アニール
を用いてもよい。アニール活性化を最適化するに
は、Si3N4のような誘電アニール封入剤や、また
はAs−超過圧力を用いればよい。なお、イオン
注入中ゲート領域をマスクしかつ注入アニール後
実際の金属ゲートを被着するのに、Sio2およびフ
オトレジストを使用した自己整合形ゲート構造形
成用の他のプロセスを用いてもよい。
オン注入ｎ−チヤネルおよびＰ−チヤネル
HIGFETICプロセスによる、プレーナ自己整合
形ゲートのフローチヤートが示されている。ここ
に示された最初の過程は、ｉ−GaAs層１２およ
びｉ−（Al、Ga）As層１３のMBEヘテロ構造成
長である。成長状態は、非常に低い全体ドーピン
グで、できるだけ真性に近い半導体材料を得るよ
う調節される。その後、エピタキシヤル表面１３
ａ上に、高温度安定耐火性金属またはWSiXのよ
うな金属シリコン化合物を被着して、ゲート１
５，１５′を形成する。表面のダブル・マスキン
グにより、連続するn+およびP+を選択的にイオ
ン注入することができる。オーミツク・コンタク
ト領域に延びるゲート１５の両側に、ライン１
８，１９で示すようなソースおよびドレイン領域
１６，１７をｎ−注入でイオン注入し、一方、ゲ
ート１５′の周囲の領域はカバーされている。そ
の後、ゲート１５′の両側の領域１６′，１７′は
Ｐ＋注入でイオン注入され、ゲート１５′の領域
はカバーされている。ある実施例では、n+注入
領域を作るのにSiが使用され、またP+注入領域
を形成するのにMgまたはBeが使用されている。
これら２つのイオン注入により自己整合形ゲート
が形成される。ゲート１５，１５′は、自己の下
にイオン注入されるのを阻止し、したがつて、自
己整合形ゲート構造が得られる。次の過程は、イ
オン注入されたｎおよびＰ領域を活性化する高温
度注入アニールプロセスである。この注入アニー
ルは、通常の半導体アニール炉において行なわれ
るか、または光学ランプを用いた急速熱アニール
を用いてもよい。アニール活性化を最適化するに
は、Si3N4のような誘電アニール封入剤や、また
はAs−超過圧力を用いればよい。なお、イオン
注入中ゲート領域をマスクしかつ注入アニール後
実際の金属ゲートを被着するのに、Sio2およびフ
オトレジストを使用した自己整合形ゲート構造形
成用の他のプロセスを用いてもよい。
金属性ドレインおよびソース電極２１，２２，
２１′，２２′は、標準的なフオトリングラフイツ
ク・リフトオフ技術を用いて被着されかつ形成さ
れる。ある実施例では、このオーミツク・コンタ
クトは、ｎ−チヤネルHIGFET１０に関しては
AuGeNiに基づいて行なわれ、またＰ−チヤネル
HIGFET１０′に関してはAuZnAuに基づいて行
なわれる。その後、通常の合金熱処理により、オ
ーミツク・コンタクトは第１ａ図および第１ｂ図
の破線で示すように、高濃度注入された領域に形
成れる。
２１′，２２′は、標準的なフオトリングラフイツ
ク・リフトオフ技術を用いて被着されかつ形成さ
れる。ある実施例では、このオーミツク・コンタ
クトは、ｎ−チヤネルHIGFET１０に関しては
AuGeNiに基づいて行なわれ、またＰ−チヤネル
HIGFET１０′に関してはAuZnAuに基づいて行
なわれる。その後、通常の合金熱処理により、オ
ーミツク・コンタクトは第１ａ図および第１ｂ図
の破線で示すように、高濃度注入された領域に形
成れる。
第３図の１０および１０′のような各相補形デ
イバイスは、陽子のような中性物質のイオン注入
により、相互に電気的に絶縁され、これにより、
デイバイス間に残つたいかなる電気的伝導も除去
する。絶縁イオン注入の際、能動デイバイスを保
護するのにフオトレジストが使用される。その
後、ｎ−チヤネルおよびＰ−チヤネルHIGFET
デイバイスは、標準的な金属相互接続方式を用い
て、第３図に示すような標準的相補形論理ゲート
を形成するよう接続され、第６図に示すような簡
単なインバータのようなゲートを形成する。
イバイスは、陽子のような中性物質のイオン注入
により、相互に電気的に絶縁され、これにより、
デイバイス間に残つたいかなる電気的伝導も除去
する。絶縁イオン注入の際、能動デイバイスを保
護するのにフオトレジストが使用される。その
後、ｎ−チヤネルおよびＰ−チヤネルHIGFET
デイバイスは、標準的な金属相互接続方式を用い
て、第３図に示すような標準的相補形論理ゲート
を形成するよう接続され、第６図に示すような簡
単なインバータのようなゲートを形成する。
ｎ−チヤネルおよびＰチヤネルHIGFETデイ
バイスの製造後、これらを室温と77Kの両方でテ
ストした。第５図に示すように、デイバイス製造
に関し、２つの異なる（Al、Ga）As／GaAsヘ
テロ構造が成長される。最初のものは、ゲート絶
縁物として均質性非ドープAl0.3Ga0.7層を用い、
第２のものは、伝導帯と価電子帯の不連続ΔEC、
ΔEVを増すため、GaAsの次に非ドープAlAs層を
含んでいる。
バイスの製造後、これらを室温と77Kの両方でテ
ストした。第５図に示すように、デイバイス製造
に関し、２つの異なる（Al、Ga）As／GaAsヘ
テロ構造が成長される。最初のものは、ゲート絶
縁物として均質性非ドープAl0.3Ga0.7層を用い、
第２のものは、伝導帯と価電子帯の不連続ΔEC、
ΔEVを増すため、GaAsの次に非ドープAlAs層を
含んでいる。
公称1μｍのゲート長のｎ−チヤネルHIGFET
において、不純物相互コンダクタンスｇｍは、室
温で218ｍＳ／mmおよび77Kで385ｍＳ／mmであ
る。第７図は、ｎ−チヤネルデイバイスに関す
る、平方根のIdsとgm対ゲートソース電圧Vgsを
プロツトしたグラフである。呼称1μｍゲート長
のＰ−チヤネルHIGFETに関し、不純物相互コ
ンダクタンスの値gmは、室温で28.3ｍＳ／mmで
77Kで59.3ｍＳ／mmである。第８図はＰ−チヤネ
ルデイバイスに関する平方根のIdsとｇｍ対ゲー
トソース電圧Vgsをプロツトしたグラフである。
において、不純物相互コンダクタンスｇｍは、室
温で218ｍＳ／mmおよび77Kで385ｍＳ／mmであ
る。第７図は、ｎ−チヤネルデイバイスに関す
る、平方根のIdsとgm対ゲートソース電圧Vgsを
プロツトしたグラフである。呼称1μｍゲート長
のＰ−チヤネルHIGFETに関し、不純物相互コ
ンダクタンスの値gmは、室温で28.3ｍＳ／mmで
77Kで59.3ｍＳ／mmである。第８図はＰ−チヤネ
ルデイバイスに関する平方根のIdsとｇｍ対ゲー
トソース電圧Vgsをプロツトしたグラフである。
以上のように、（Al、Ga）As／GaAs材料シス
テムに基づいた本発明の相補形デイバイスについ
て述べてきたが、本発明は、ゲート材料がより大
きいギヤツプの絶縁性半導体で、能動チヤネル材
料が高移動度半導体である、（Al、In）As／
（Ga、In）Asのような他の半導体材料システム
にも適用し得ることは明白であろう。
テムに基づいた本発明の相補形デイバイスについ
て述べてきたが、本発明は、ゲート材料がより大
きいギヤツプの絶縁性半導体で、能動チヤネル材
料が高移動度半導体である、（Al、In）As／
（Ga、In）Asのような他の半導体材料システム
にも適用し得ることは明白であろう。
第１ａ図および第１ｂ図は、ｎ−チヤネル
HIGFETとＰ−チヤネルHIGFETの各デイバイ
スの断面図、第２ａ図は第１ａ図のｎ−チヤネ
ル・デイバイスに関する2D電子ガスの発生点に
おけるバンド構造を示す図、第２ｂ図は第１ｂ図
のＰ−チヤネル・デイバイスに関する2Dホール
ガスの発生点におけるバンド構造を示す図、第２
ｃ図は通常オフ（非導電性）エンハンスメント形
相補デイバイスのゼロ・バイアスにおけるバンド
構造を示す図、第３図は相補形HIGFETインバ
ータの断面図、第４図は相補形HIGFET製造の
処理工程を示す図、第５図は別のHIGFETデイ
バイス構造のバンド構造を示す図、第６図は第３
図に示されたCMOS状GaAs構造の回路図、第７
図は77Kにおけるｎ−HIGFETの変換特性およ
び相互コンダクタンスのグラフ、第８図は77Kに
おけるＰ−HIGFETの変換特性および相互コン
ダクタンスのグラフである。 １１……基板、１２，１３……エピタキシヤル
層、１５，１５′……ゲート電極、１６，１６′…
…ソース領域、１７，１７′……ドレイン領域、
２１，２１′，２２，２２′……オーミツク・コン
タクト。
HIGFETとＰ−チヤネルHIGFETの各デイバイ
スの断面図、第２ａ図は第１ａ図のｎ−チヤネ
ル・デイバイスに関する2D電子ガスの発生点に
おけるバンド構造を示す図、第２ｂ図は第１ｂ図
のＰ−チヤネル・デイバイスに関する2Dホール
ガスの発生点におけるバンド構造を示す図、第２
ｃ図は通常オフ（非導電性）エンハンスメント形
相補デイバイスのゼロ・バイアスにおけるバンド
構造を示す図、第３図は相補形HIGFETインバ
ータの断面図、第４図は相補形HIGFET製造の
処理工程を示す図、第５図は別のHIGFETデイ
バイス構造のバンド構造を示す図、第６図は第３
図に示されたCMOS状GaAs構造の回路図、第７
図は77Kにおけるｎ−HIGFETの変換特性およ
び相互コンダクタンスのグラフ、第８図は77Kに
おけるＰ−HIGFETの変換特性および相互コン
ダクタンスのグラフである。 １１……基板、１２，１３……エピタキシヤル
層、１５，１５′……ゲート電極、１６，１６′…
…ソース領域、１７，１７′……ドレイン領域、
２１，２１′，２２，２２′……オーミツク・コン
タクト。
Claims (1)
- 【特許請求の範囲】 １ ｎ−チヤネルおよびＰ−チヤネルトランジス
タの両方が非ドープ高移動度チヤネルにおいて
2D電子（ホール）ガスを用いて、CMOS状ICを
形成している相補形プレーナ・ヘテロ構造ICに
おいて： 平坦な主表面を有する半絶縁性化合物半導体基
板装置と； 上記主表面上に位置する、高移動度を有しかつ
第１バンド・ギヤツプを有する第１絶縁性化合物
半導体の第１エピタキシヤル成長層と； エネルギ・ギヤツプの差が価電子帯と伝導帯と
の間で分割され、かつ上記第１バンド・ギヤツプ
よりも大きいバンド・ギヤツプを有する第２絶縁
性化合物半導体の第２エピタキシヤル成長層と； 上記第２エピタキシヤル層の表面上に被着され
た第１および第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造
において選択的ドナー・イオン注入により形成さ
れたn+ソースとn+ドレイン領域と； 上記第２ゲート電極の形成に続いて、上記構造
において選択的アクセプタ・イオン注入により形
成されたP+ソースとP+ドレイン領域と； 上記ｎ−ソースとｎ−ドレイン領域にそれぞれ
合金化された第１および第2n−オーミツク・コ
ンタクトと； 上記Ｐ−ソースとＰ−ドレイン領域にそれぞれ
合金化された第３および第4P−オーミツク・コ
ンタクトと から成ることを特徴とする相補形プレーナ・ヘテ
ロ構造IC。 ２ 絶縁性（Al、Ga）As（SAG）ゲート構造を
備えた相補形自己整合ゲート（Al、Ga）As／
GaAsヘテロ構造デイバイスを有し、CMOS状
GaAs ICを形成するプレーナ相補形GaAsヘテロ
構造の集積回路構造において： 平坦な主表面を有する半絶縁性GaAs基板装置
と； 上記表面上に位置する絶縁性−GaAsのMBE
成長層と； 上記ｉ−GaAs層上に位置する絶縁性（Al、
Ga）AsのMBE成長層と； 上記ｉ−（Al、Ga）As層の表面上に被着され
た第１および第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造
において選択的ドナー・イオン注入により形成さ
れたn+ソースおよびn+ドレイン領域と； 上記第２ゲート電極の形成に続いて、上記構造
において選択的アクセプタ・イオン注入により形
成されたP+ソースおよびP+ドレイン領域と； 上記ｎソースとｎ−ドレイン領域にそれぞれ合
金化された第１および第2n−オーミツク・コン
タクト； 上記ＰソースとＰ−ドレイン領域にそれぞれ合
金化された第３および第4P−オーミツク・コン
タクトと から成ることを特徴とするプレーナ相補形GaAs
ヘテロ構造の集積回路構造。 ３ プレーナ相補形GaAsヘテロ構造の集積回路
構造において： 平坦な主表面を有する半絶縁性GaAs基板装置
と； 少くともｉ−GaAs層とｉ−AlxGa1-xAs層を含
んでいる、上記プレーナ表面上のプレーナ・エピ
タキシヤル成長絶縁層と； 上記絶縁層の最終層の表面上に被着された第１
および第２金属ゲート電極と； 上記第１ゲート電極の形成に続いて、上記構造
への選択的ドナー・イオン注入により形成され
た、上記構造におけるn+ソースおよびn+ドレイ
ン領域と； 上記第２電極の形成に続いて、上記構造への選
択的アクセプタ・イオン注入により形成された、
上記構造におけるP+ソースおよびp+ドレイン領
域と； 上記ｎ−ソースとｎ−ドレイン領域にそれぞれ
合金化された第１および第2n−オーミツク・コ
ンタクトと； 上記Ｐ−ソースとＰ−ドレイン領域にそれぞれ
合金化された第３および第4P−オーミツク・コ
ンタクトと から成ることを特徴とする、プレーナ相補形
GaAsヘテロ構造の集積回路構造。 ４ 自己整合ゲートGaAsプレーナ相補形ヘテロ
構造の製造方法において： 絶縁層を形成するため、絶縁性ガリウム・ひ素
（ｉ−GaAs）層と絶縁性アルミニウム・ガリウ
ム・ひ素ｉ−（Al、Ga）As層を含む複数の絶縁
性エピタキシヤル層をGaAs基板上にエピタキシ
ヤル的に成長させる過程と； 上記絶縁層のプレーナ表面上に第１および第２
金属ゲートを形成する過程と； 自己整合ゲート構造を備えたソースおよびドレ
インを形成するため、第１ゲートの領域とその両
側に高ドーズ量のｎ形不純物を注入する過程と； 自己整合ゲート構造を備えたソースおよびドレ
インを形成するため、第２ゲートの領域とその両
側に高ドーズ量のＰ形不純物を注入する過程と； イオン注入されたｎおよびＰ形領域を活性化す
るため、高温度でアニールする過程と； 上記イオン注入された各領域にソースおよびド
レイン・コンタクト用の金属性オーミツク・コン
タクトを被着し、かつ上記コンタクトが高濃度注
入領域として形成されるよう上記コンタクトを合
金化する過程と； 相補形デイバイス間に絶縁注入を供給する過程
とから成ることを特徴とする、自己整合ゲート
GaAsプレーナ相補形ヘテロ構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74750185A | 1985-06-21 | 1985-06-21 | |
| US747501 | 1985-06-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295671A JPS61295671A (ja) | 1986-12-26 |
| JPH03775B2 true JPH03775B2 (ja) | 1991-01-08 |
Family
ID=25005325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143113A Granted JPS61295671A (ja) | 1985-06-21 | 1986-06-20 | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4814851A (ja) |
| EP (1) | EP0206274B1 (ja) |
| JP (1) | JPS61295671A (ja) |
| DE (1) | DE3682119D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147578A (ja) * | 1984-12-21 | 1986-07-05 | Sony Corp | 半導体装置 |
| US4729000A (en) * | 1985-06-21 | 1988-03-01 | Honeywell Inc. | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2695832B2 (ja) * | 1988-04-20 | 1998-01-14 | 株式会社東芝 | ヘテロ接合型電界効果トランジスタ |
| US4970566A (en) * | 1988-08-08 | 1990-11-13 | Trw Inc. | High speed photo detector |
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US5298772A (en) * | 1992-02-28 | 1994-03-29 | Honeywell Inc. | Integrated heterostructure acoustic charge transport (HACT) and heterostructure insulated gate field effects transistor (HIGFET) devices |
| US5192698A (en) * | 1992-03-17 | 1993-03-09 | The United State Of America As Represented By The Secretary Of The Air Force | Making staggered complementary heterostructure FET |
| JP3148010B2 (ja) * | 1992-09-11 | 2001-03-19 | 住友電気工業株式会社 | ミキサ回路 |
| US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5480829A (en) * | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US5429963A (en) * | 1994-04-25 | 1995-07-04 | The United States Of America As Represented By The Secretary Of The Air Force | Twin-tub complementary heterostructure field effect transistor fab process |
| US5990516A (en) | 1994-09-13 | 1999-11-23 | Kabushiki Kaisha Toshiba | MOSFET with a thin gate insulating film |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
| US6201267B1 (en) | 1999-03-01 | 2001-03-13 | Rensselaer Polytechnic Institute | Compact low power complement FETs |
| US6528405B1 (en) | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| US6479843B2 (en) | 2000-04-27 | 2002-11-12 | Motorola, Inc. | Single supply HFET with temperature compensation |
| US6821829B1 (en) | 2000-06-12 | 2004-11-23 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
| US7119381B2 (en) * | 2004-07-30 | 2006-10-10 | Freescale Semiconductor, Inc. | Complementary metal-oxide-semiconductor field effect transistor structure having ion implant in only one of the complementary devices |
| US7504677B2 (en) * | 2005-03-28 | 2009-03-17 | Freescale Semiconductor, Inc. | Multi-gate enhancement mode RF switch and bias arrangement |
| US7569873B2 (en) * | 2005-10-28 | 2009-08-04 | Dsm Solutions, Inc. | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys |
| US20070138507A1 (en) * | 2005-12-16 | 2007-06-21 | Glass Elizabeth C | Method of fabricating reduced subthreshold leakage current submicron NFET's with high III/V ratio material |
| RU2641617C1 (ru) * | 2016-10-07 | 2018-01-18 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| US4268844A (en) * | 1979-12-31 | 1981-05-19 | The United States Of America As Represented By The Secretary Of The Navy | Insulated gate field-effect transistors |
| JPS57113289A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58147167A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高移動度相補型半導体装置 |
| JPS58188165A (ja) * | 1982-04-28 | 1983-11-02 | Nec Corp | 半導体装置 |
| JPS59171167A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタ |
| EP0143656B1 (en) * | 1983-11-29 | 1989-02-22 | Fujitsu Limited | Compound semiconductor device and method of producing it |
| JPS613465A (ja) * | 1984-06-18 | 1986-01-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4603469A (en) * | 1985-03-25 | 1986-08-05 | Gte Laboratories Incorporated | Fabrication of complementary modulation-doped filed effect transistors |
-
1986
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-
1988
- 1988-04-28 US US07/188,069 patent/US4814851A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61295671A (ja) | 1986-12-26 |
| US4814851A (en) | 1989-03-21 |
| EP0206274B1 (en) | 1991-10-23 |
| DE3682119D1 (de) | 1991-11-28 |
| EP0206274A1 (en) | 1986-12-30 |
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