JPH10150186A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】超微細なゲート電極を容易に形成でき、トラン
ジスタの微細化を容易に実現することができる半導体装
置およびその製造方法を提供する。 【解決手段】半導体基板４上に形成され素子分離絶縁膜
６によって分離された活性領域７と、この活性領域７に
一部が埋め込まれるように活性領域７および素子分離絶
縁膜６上に形成されたゲート電極３とを備え、ゲート電
極３を形成する導電膜の膜厚が、素子分離絶縁膜によっ
て分離された活性領域の幅の２分の１以上としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、超微細なゲート
電極を有する半導体装置およびその製造方法に関するも
のである。

【０００２】

【従来の技術】近年、半導体装置の超微細化、高集積
化、高性能化に伴い、ゲート電極の超微細化が求められ
てきている。しかし、フォトレジストによるゲート電極
のパターン形成においては、素子分離領域と活性領域の
境界で下地導電膜からの斜め方向への光反射により、パ
ターンにくびれが生じ、ゲート電極の超微細化を困難に
している。

【０００３】以下に、従来の半導体装置の電界効果型ト
ランジスタの構造について、図７の概略図を参照して説
明する。図７（ａ）は電界効果型トランジスタの平面概
略図、図７（ｂ）は図７（ａ）のＡ−Ａ′線の断面概略
図である。まず、図７に示すように、従来の電界効果型
トランジスタは、ＬＯＣＯＳ成長法により形成された素
子分離絶縁膜１、熱酸化膜により形成されたゲート酸化
膜２、ＣＶＤ法により堆積されたポリシリコン膜を加工
したゲート電極３を半導体基板４の一主面上に形成した
構造をしている。

【０００４】

【発明が解決しようとする課題】しかしながら、この従
来の構造では、ゲート電極３が素子分離絶縁膜１との境
界部５で、ゲート電極３のパターニング時に、ゲート電
極３を形成する導電膜からの斜め方向への反射光（破
線）によるハレーション現象により、ゲート電極３にく
びれが生じ、そのため所望のトランジスタ寸法が確保で
きないといった課題を有していた。特に近年トランジス
タ寸法の微細化が進むにつれ、このくびれがトランジス
タ特性に大きく影響するようになってきた。

【０００５】この発明は、上記従来の課題を解決するも
ので、超微細なゲート電極を容易に形成でき、トランジ
スタの微細化を容易に実現することができる半導体装置
およびその製造方法を提供すること目的としている。

【０００６】

【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板上に形成され素子分離絶縁膜によって
分離された活性領域と、この活性領域の一部を埋め込む
ように活性領域および素子分離絶縁膜上に形成されたゲ
ート電極とを備え、ゲート電極を形成する導電膜の膜厚
を、素子分離絶縁膜によって分離された活性領域の幅の
２分の１以上としたものである。

【０００７】請求項１記載の半導体装置によれば、導電
膜の膜厚を、素子分離絶縁膜によって分離された活性領
域の幅の２分の１以上とすることにより、導電膜が活性
領域に埋められるので導電膜からのハレーション現象を
抑制することができる。したがって、ゲート電極形成時
のフォトレジストによるパターン形成において、ゲート
電極形成用の導電膜で活性領域を埋め込む際、素子分離
領域と活性領域の境界での下地導電膜からの斜め方向へ
の光反射が抑えられ、ゲート電極の境界部でのパターン
のくびれが発生しないため、ゲート電極の超微細化が容
易に実現でき、トランジスタ等の素子の微細化が容易に
なる。

【０００８】請求項２記載の半導体装置の製造方法は、
半導体基板の一主面上に、素子分離絶縁膜によって分離
された活性領域を形成する工程と、活性領域にゲート絶
縁膜を形成する工程と、ゲート絶縁膜を形成後に活性領
域の幅の２分の１以上の膜厚の導電膜を全面に形成して
活性領域を導電膜で埋め込む工程と、導電膜の所定の部
分を残すように導電膜を除去してゲート電極を形成する
工程を含むものである。

【０００９】請求項２記載の半導体装置の製造方法によ
れば、請求項１と同効果がある。請求項３記載の半導体
装置の製造方法は、請求項２において、活性領域を形成
する工程で、素子分離絶縁膜の活性領域を形成する側面
に側壁膜を設けるものである。請求項３記載の半導体装
置の製造方法によれば、請求項３の効果のほか、素子分
離絶縁膜に側壁膜を利用することにより活性領域の幅を
マスク解像限界以下にすることができ、このため活性領
域を埋め込むための導電膜を薄くすることが可能とな
り、より低段差の半導体装置を実現でき、より容易に半
導体装置の超微細化および超高集積化が可能となる。

【００１０】

【発明の実施の形態】この発明の第１の実施の形態を図
１により説明する。図１の（ａ）は電界効果型トランジ
スタの平面概略図、図１（ｂ）は図１（ａ）のＢ−Ｂ′
線における断面概略図である。まず、図１に示すよう
に、この発明の半導体装置の電界効果型トランジスタ
は、半導体基板４上に形成され素子分離絶縁膜６によっ
て分離された活性領域７を有し、その活性領域７の一部
を埋め込むように活性領域７および素子分離絶縁膜６上
に形成されたゲート電極３を有する。実施の形態におい
ては、ＣＶＤ酸化膜より形成された素子分離絶縁膜６、
熱酸化膜により形成されたゲート酸化膜２、およびその
活性領域７の幅ｗの２分の１以上の膜厚ｔの導電膜であ
るポリシリコン膜を加工したゲート電極３を半導体基板
４の一主面上に形成し、ゲート電極３の形成用のポリシ
リコン膜で活性領域７を埋め込んだ構造を有している。

【００１１】この半導体装置の製造方法は、半導体基板
４の一主面上に、酸化膜により形成された素子分離絶縁
膜６によって分離された活性領域７を形成する工程と、
活性領域７に熱酸化によりゲート絶縁膜を形成する工程
と、ゲート絶縁膜を形成後に活性領域７の幅ｗの２分の
１以上の膜厚ｔのポリシリコン膜を全面に形成して活性
領域７をポリシリコン膜で埋め込む工程と、ポリシリコ
ン膜の所定の部分を残すようにポリシリコン膜を除去し
てゲート電極３を形成する工程を含んでいる。

【００１２】斜め方向への反射光を抑制するにはポリシ
リコン膜を活性領域に埋め込みポリシリコン膜の表面を
平坦にする必要があり、ポリシリコン膜を活性領域に十
分埋め込むためには活性領域の２分の１以上にする必要
がある。以上のような構造によれば、活性領域７をゲー
ト電極３の形成用のポリシリコン膜で埋め込み、素子分
離絶縁膜６と活性領域７の境界でのマスクパターン形成
時に、図１（ａ）の光線Ｐのようにゲート電極３の形成
用ポリシリコン膜からの斜め方向への反射を抑えること
が可能となり、ゲート電極３のマスクパターンのハレー
ション現象が抑制され、前記境界でのゲート電極３のく
びれを防止できトランジスタの微細化が容易となる。

【００１３】この発明の第２の実施の形態について図２
に基づいて説明する。図２（ａ）は電界効果型トランジ
スタの平面概略図、図２（ｂ）は図２（ａ）のＣ−Ｃ′
線における断面概略図である。図２に示すように、０．
３５μｍのゲート電極長を有する電界効果型トランジス
タ８は、第１の活性領域９の幅をゲート電極形成用導電
膜の２倍以下、例えばゲート電極形成用導電膜の膜厚が
３００ｎｍとすると、第１の活性領域９の幅を０．２８
μｍとし、ゲート電極８ａの一部で第１の活性領域９を
埋め込む。また、１．０μｍのゲート電極１０ａを有す
る電界効果型トランジスタ１０は、第２の活性領域１１
の幅をゲート電極形成用導電膜によらない、たとえば第
２の活性領域１１の幅を２．０μｍとし、第２の活性領
域１１にゲート電極１０ａを埋め込まない構成としてい
る。要するに導電膜を活性領域に埋め込むか埋め込まな
いかが重要である。なお第２の活性領域１１は、素子分
離絶縁膜で囲まれた範囲の全体を示す。

【００１４】そして、少なくとも全ての最小ゲート電極
長をもつトランジスタが、トランジスタ８のゲート電極
８ａと同構造、すなわちゲート電極８ａを形成する導電
膜の膜厚ｔが素子分離絶縁膜によって分離された活性領
域９の幅ｗの２分の１以上であり、かつゲート電極８ａ
の一部で活性領域９を埋め込む構成とするのが好まし
い。

【００１５】以上のような半導体装置によれば、微細ゲ
ート電極長の第１の活性領域９をゲート電極形成用導電
膜で埋め込むことによりゲート電極８ａのくびれを防止
できるとともに、くびれがあってもその特性に大きく影
響しないゲート電極長の第２の活性領域１１の幅をゲー
ト電極形成用導電膜の膜厚によらない幅にすることによ
り、大きなトランジスタの駆動能力を得ることができ
る。そのため、大きな駆動能力を得るのに第１の活性領
域９を並列に接続する必要がなく、半導体装置の高集積
化が容易に実現できる。

【００１６】この発明の第３の実施の形態について図３
から図６に基づいて説明する。図３から図６は工程順の
断面概略図を示している。まず、図３に示すように、半
導体基板４の一主面上に公知のＣＶＤ法により第１のＣ
ＶＤ酸化膜１２を３００ｎｍ程度堆積し、第１のＣＶＤ
酸化膜１２上にフォトレジスト等により活性領域形成用
マスクパターン１３を形成する。次に、図４に示すよう
に第１のＣＶＤ酸化膜１２の所定の部分を公知のドライ
エッチング法によりエッチング除去し、その後活性領域
形成用マスクパターン１３を除去する。次で半導体基板
４の一主面上に公知のＣＶＤ法により第２のＣＶＤ酸化
膜１４を２００ｎｍ程度堆積する。次に図５に示すよう
に、第２のＣＶＤ酸化膜１４を公知のドライエッチング
法によりエッチングを行い側壁膜１４ａを形成する。そ
の結果、エッチングされた第１のＣＶＤ酸化膜１２およ
び側壁膜１４ａにより形成された素子分離膜により分離
された約０．２μｍの活性領域７が形成される。こうし
て側壁膜１４ａは素子分離絶縁膜の活性領域７を形成す
る側面に形成されることとなる。ついで公知の熱酸化膜
法により活性領域７の半導体基板４上にゲート絶縁膜で
あるゲート酸化膜２を２０ｎｍ形成し、ゲート酸化膜２
上に、公知のＣＶＤ法により導電膜であるポリシリコン
膜１５を活性領域７の幅の２分の１以上（この実施の形
態では１５０ｎｍ）の膜厚で堆積する。この工程でポリ
シリコン膜１５で活性領域７を埋め込む。つぎに、ポリ
シリコン膜１５上にゲート電極形成用マスクパターン１
６を形成する。この時、ゲート電極となるポリシリコン
膜１５で、活性領域７を埋め込むため、素子分離領域と
活性領域７の境界での下地ポリシリコン膜１５からの斜
め方向への光反射が抑えられ、境界部でのマスクパター
ン１６のくびれが発生しない。次に、図６に示すように
ポリシリコン膜１５を公知のドライエッチング法により
所定の部分をエッチング除去し、その後ゲート電極形成
用マスクパターン１６を除去し、ゲート電極１７を形成
する。

【００１７】以上のような製造方法によれば、素子分離
絶縁膜６と活性領域７の境界部でのゲート電極のくびれ
がなくなり、さらに素子分離絶縁膜に側壁膜１４ａを利
用することにより、マスク解像限界以下の活性領域７を
形成することが可能となり、活性領域７を埋め込むため
のポリシリコン膜１５をより薄くできることにより、よ
り低段差の半導体装置を実現でき、より容易に半導体装
置の微細化および高集積化が可能となる。

【００１８】

【発明の効果】請求項１記載の半導体装置によれば、ゲ
ート電極形成時のフォトレジストによるパターン形成に
おいて、ゲート電極形成用の導電膜で活性領域を埋め込
むため、素子分離領域と活性領域の境界での下地導電膜
からの斜め方向への光反射が抑えられ、ゲート電極の境
界部でのパターンのくびれが発生しないため、ゲート電
極の超微細化が容易に実現でき、トランジスタ等の素子
の微細化が容易になる。

【００１９】請求項２記載の半導体装置の製造方法によ
れば、請求項１と同効果がある。請求項３記載の半導体
装置の製造方法によれば、請求項３の効果のほか、素子
分離に側壁膜を利用することにより活性領域の幅をマス
ク解像限界以下にすることができ、このため活性領域を
埋め込むための導電膜を薄くすることが可能となり、よ
り低段差の半導体装置を実現でき、より容易に半導体装
置の超微細化および超高集積化が可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体装置にお
ける電界効果型トランジスタの部分概略を示し、（ａ）
は部分平面図、（ｂ）はそのＢ−Ｂ′線断面図である。

【図２】第２の実施の形態の半導体装置における電界効
果型トランジスタの部分概略を示し、（ａ）は部分平面
図、（ｂ）はそのＣ−Ｃ′線断面図である。

【図３】第３の実施の形態の半導体装置の製造方法にお
ける活性領域形成用マスクパターンを形成した状態の概
略断面図である。

【図４】ＣＶＤ酸化膜を堆積した状態の概略断面図であ
る。

【図５】側壁膜を形成しゲート酸化膜を形成しゲート電
極形成用マスクパターンを形成した状態の概略断面図で
ある。

【図６】ゲート電極を形成した状態の概略断面図であ
る。

【図７】従来例の半導体装置の電界効果型トランジスタ
の部分概略を示し、（ａ）は部分平面図、（ｂ）はその
Ａ−Ａ′線断面図である。

【符号の説明】

１ 素子分離絶縁膜 ２ ゲート酸化膜 ３ ゲート電極 ４ 半導体基板 ５ 境界部 ６ 素子分離絶縁膜 ７ 活性領域 ８，１０ トランジスタ ８ａ ゲート電極 １０ａ ゲート電極 ９，１１ 活性領域 １２ 素子分離絶縁膜の第１のＣＶＤ酸化膜 １４ａ 側壁膜 １７ ゲート電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され素子分離絶縁膜
   によって分離された活性領域と、この活性領域の一部を
   埋め込むように前記活性領域および前記素子分離絶縁膜
   上に形成されたゲート電極とを備え、ゲート電極を形成
   する導電膜の膜厚が、前記素子分離絶縁膜によって分離
   された前記活性領域の幅の２分の１以上である半導体装
   置。
2. 【請求項２】 半導体基板の一主面上に、素子分離絶縁
   膜によって分離された活性領域を形成する工程と、前記
   活性領域にゲート絶縁膜を形成する工程と、前記ゲート
   絶縁膜を形成後に前記活性領域の幅の２分の１以上の膜
   厚の導電膜を全面に形成して前記活性領域を導電膜で埋
   め込む工程と、前記導電膜の所定の部分を残すように前
   記導電膜を除去してゲート電極を形成する工程を含む半
   導体装置の製造方法。
3. 【請求項３】 活性領域を形成する工程において、素子
   分離絶縁膜の活性領域を形成する側面に側壁膜を設ける
   請求項２記載の半導体装置の製造方法。