JPH0287632A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にドレイン
容量を低減するためのソース・トレインの形成方法に関
する。

〔従来の技術〕

従来のＭＯ３構造の半導体装置では、第３図に示すよう
に、ソース８及びドレイン９を、例えばＮ型不純物の拡
散により形成するため、シリコン基板１とトレイン９間
のジャンクション容量が不純物拡散層の底面及び側面に
付加される構造となっている。

尚、第３図において７はゲート電極、１０は層間膜、１
１はソース電極、１２はドレイン電極、１３はフィール
ド酸化膜である。

〔発明が解決しようとする課題〕

上述した従来の、Ｍ　ＯＳ　ｌ’７４造の半導体装置で
は、ドレインとシリコン基板との間に大きなジャンクジ
ョン面積をもつため、大きなドレイン容量が形成され、
半導体装置の動作速度が遅くなるという欠点がある。

本発明の目的は、反応速度の速い半導体装置の製造方法
を提供することにある。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板上に酸化
膜を形成したのち該酸化膜を選択的にエツチングして薄
くし第１の溝を形成する工程と、前記第１の溝内の所定
部分の酸化膜をエツチングし前記半導体基板に達する第
２の溝を形成する工程と、前記第１及び第２の溝を埋め
て第１の溝の外側までエピタキシャル層を成長させたの
ち、選択的ポリッシングにより第１の溝の外側のエピタ
キシャル層を除去して表面を平坦化する工程と、平坦化
された前記エピタキシャル層表面にゲート酸化膜を形成
したのち、該ゲート酸化股上の所定部分にゲート電極を
形成する工程と、前記ゲート電極をマスクとして不純物
をイオン注入し前記エピタキシャル層にソース・ドレイ
ンを形成する工程とを含んで構成される。

〔実施例〕 次に本発明について図面を参照して説明する。

第１図は（ａ）〜（ｆ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。

まず第１図（ａ）に示すように、Ｐ型のシリコン基板１
に熱酸化によりシリコン酸化膜２を１μｍの厚さに形成
したのち、異方性エツチング法によりバターニングし、
深さ約４００ＯＡの第１の講３を形成する。

次に第１図（ｂ）に示すように、第１の講３の内側の所
定部分に異方性エツチング法によりシリコン基板１の表
面に達する第２の溝４を形成する。

次に第１図（ｃ）に示すように、Ｓ　ｊ、　Ｈ２Ｃ，１
２−ＨＣｌ−Ｈ２系ガスを用い、Ｂ２　Ｈ６をドーパン
トとしてエピタキシャル成長を行い、第１及び第２の溝
３，４を埋め、第１の溝３の外側までＰ型エピタキシャ
ル層５を成長させる。

次に第１図（ｄ）に示すように、選択的ポリッシング法
により第１の溝３からはみだしたＰ型エピタキシャル層
５を削って平坦化したのち、その表面に熱酸化によりゲ
ート酸化膜６を成長する。

次に、第１図（ｅ）に示すように、全面に多結晶シリコ
ン膜を形成したのちパターニングしてゲート電８！！７
を形成したのち、ゲート電極７を保護するため厚さ２０
０Ａの酸化膜をその表面に形成する。この時、ゲート電
極７を、チャンネル領域がシリコン基板１と接続する様
に、第１と第２の溝にまたがる様に形成する。その後ゲ
ート電極７をマスクとし、Ａｓを７０ｋｅＶ、ドーズ量
１　Ｘ　１０１６ｃｍ””の条件で打ち込み、熱処理に
より活性化し、ソース８及びドレイン９を形成する。

以下第１図（ｆ）に示すように、常法に従って眉間膜１
０をＣＶＤ法により形成し、コンタクト孔を設けたのち
Ａ！２膜からなるソース電極１１及びドレイン電極１２
を設けてＭＯＳ型半導体装置を完成させる。

このように第１の実施例によれば、トレイン９は一方の
側面と底面がシリコン酸化膜２に接しているため、ドレ
イン容量は低下したものとなる。

第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。

まず、第２図（ａ）に示すように、Ｐ型のシリコン基板
１上に厚さ６００Ａのシリコン酸化膜２Ａを形成したの
ち、レジスト膜２０をマスクにリン２１をドーズ量１０
１３ｃｍ−２の条件でイオン注入する。

次に第２図（ｂ）に示すように、熱処理によりＮ型埋込
層２２を形成したのち、熱酸化により厚さ１）ｔｍのシ
リコン酸化膜２を形成する。次で第１の実施例と同様に
第１の？ＩＩ３と第２の溝４゜４Ａとを形成する。第２
の溝としては、Ｎ型埋込層２２に接する溝４Ａとシリコ
ン基板１に接する講４とを形成する。

次に第２図（Ｃ）に示すよに、Ｐ型エピタキシャル１（
η５を成長させたのち、選択ポリ・ソシング法により削
って表面を平坦化する。

次に第２図（ｄ）に示すように、ＰチャンネルＭＯＳト
ランジスタを形成するＮ型埋込みＭ２２のある領域にリ
ンをイオン注入し、Ｐ型エピタキシャル層をＮ型エピタ
キシャル層２３としたのち、エピタキシャル層表面にゲ
ート酸化膜６を形成する。

次に第２図（ｅ）に示すように、ゲート酸化膜６上に多
結晶シリコンからなるＮチャンネル用ゲート電極７Ａ及
びＰチャンネル用ゲート電極７Ｂをフォトリソグラフィ
ー法で形成する。次でＮチャンネル領域側にはＡｓをイ
オン注入し、またＰチャンネル領域側にはＢ（ホウ素）
をイオン注入して各チャンネル用のソース８Ａ、８Ｂ及
びドレイン９Ａ、９Ｂを形成することにより、各トレイ
ン９Ａ、９Ｂが接しなＮチャンネル及びＰチャンネルの
ＭＯＳ）−ランジスタが完成する。

以下トレイン９Ａ、９Ｂに対し共通のコンタクト電極を
形成することによりＣ−ＭＯＳトランジスタからなるイ
ンバーターが形成できる。

この様に第２の実施例においても各ドレインジャンクシ
ョンのシリコン基板と接する面積が小さくなるので、ド
レイン容量が小さくなり、トランジスタのスピードが上
る。

〔発明の効果〕

以上説明したように本発明は、半導体基板上の酸化膜中
に第１の溝を形成したのち、この第１の溝中に半導体基
板に達する第２の講を形成し、この第２．第１の溝内に
エピタキシャル層を形成し、選択ポリッシング法により
平坦にし、その表面にゲート酸化膜を介してゲート電極
を形成し、次でイオン注入法によりドレインを酸化膜で
囲まれた領域に形成することにより、トレインの半導体
基板とのジャンクション面積が小さくなり、ドレイン容
量が低下するなめ、半導体装置の反応速度を速くできる
効果がある。

第１図（ａ）〜（ｆ）及び第２図（ａ）〜くｅ）は本発
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来の半導体装置の一例の断面図
である。

１・・シリコン基板、２，２Ａ・・・シリコン酸化膜、
３・・・第１の溝、４，４Ａ・・・第２の講、５・・・
Ｐ型エピタキシャル層、６・・・ゲート酸化膜、７・・
・ゲート電極、７Ａ・・・Ｎチャンネル用ゲート電極、
７Ｂ・・・Ｐチャンネル用ゲート電極、８，８Ａ８Ｂ・
・・ソース、９．９Ａ、９Ｂ・・・ドレイン、１０・・
層間膜、１１・・・ソース電極、１２・・・ドレイン電
極、２０・・・レジスト膜、２１・・・リン、２２・・
・Ｎ型埋込層、２３・・・Ｎ型エピタキシャル層。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に酸化膜を形成したのち該酸化膜を選択的
   にエッチングして薄くし第１の溝を形成する工程と、前
   記第１の溝内の所定部分の酸化膜をエッチングし前記半
   導体基板に達する第２の溝を形成する工程と、前記第１
   及び第２の溝を埋めて第１の溝の外側までエピタキシャ
   ル層を成長させたのち、選択的ポリッシングにより第１
   の溝の外側のエピタキシャル層を除去して表面を平坦化
   する工程と、平坦化された前記エピタキシャル層表面に
   ゲート酸化膜を形成したのち、該ゲート酸化膜上の所定
   部分にゲート電極を形成する工程と、前記ゲート電極を
   マスクとして不純物をイオン注入し前記エピタキシャル
   層にソース・ドレインを形成する工程とを含むことを特
   徴とする半導体装置の製造方法。