JPH0290077A - テストデータ生成方式 - Google Patents
テストデータ生成方式Info
- Publication number
- JPH0290077A JPH0290077A JP63241087A JP24108788A JPH0290077A JP H0290077 A JPH0290077 A JP H0290077A JP 63241087 A JP63241087 A JP 63241087A JP 24108788 A JP24108788 A JP 24108788A JP H0290077 A JPH0290077 A JP H0290077A
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- JP
- Japan
- Prior art keywords
- output
- test data
- input
- pattern
- diagnosed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の故障診断、特にそのテストデータ
の生成方式に関する。
の生成方式に関する。
論理回路の故障診断の手法として、被診断部に対して種
々の診断人カバターンを与え、出力パターンが予め用意
された期待されるパターンと一致するかどうかを調べる
ことによって、故障検出する方法がある。
々の診断人カバターンを与え、出力パターンが予め用意
された期待されるパターンと一致するかどうかを調べる
ことによって、故障検出する方法がある。
第２１２１に、この方法を説明する簡略化されたブロッ
ク図を示す。
ク図を示す。
図中、■は情報処理装置、２は診断制御部、３は被診断
部を示している。外部記憶装置１０には。
部を示している。外部記憶装置１０には。
ゲート入出力接続データ、外部記憶装置１１には、期特
出力パターンデータが貯蔵されている０診断にあたって
は、外部記憶装置１０からゲート入出力接続データが、
テストデータ発生部７へ送られテストデータを生成する
。テストデータは、外部記憶装置９にけえたのち、診断
を受ける論理回路５の入力フリップフロップ４に与えら
れる１次にクロック信号１２を与えて、テストパターン
を論理回路８に印加し、次にクロック信号１３を与えて
、この結果出力フリップフロップ６に観測される出力デ
ータをデータ比較器８に送る。データ比較器８は、出力
データと期待出力データ１１と比較し、一致するかどう
かを調べる。このような動作が繰り返されることによっ
て、被診断部の故障診断が行なわれる。
出力パターンデータが貯蔵されている０診断にあたって
は、外部記憶装置１０からゲート入出力接続データが、
テストデータ発生部７へ送られテストデータを生成する
。テストデータは、外部記憶装置９にけえたのち、診断
を受ける論理回路５の入力フリップフロップ４に与えら
れる１次にクロック信号１２を与えて、テストパターン
を論理回路８に印加し、次にクロック信号１３を与えて
、この結果出力フリップフロップ６に観測される出力デ
ータをデータ比較器８に送る。データ比較器８は、出力
データと期待出力データ１１と比較し、一致するかどう
かを調べる。このような動作が繰り返されることによっ
て、被診断部の故障診断が行なわれる。
ところで、テストデータとして、多数の出力端子、例え
ば１６本のアドレス出力などが同時に論理値１から論理
値Ｏへ変化するようなデータを用意し、ＬＳＩに入力す
ると、ＬＳＩ内部のグランドラインの電流変化が大きく
、グランドノイズを発生し、ＬＳＩの特性試験１例えば
入力電圧特性に悪影響を与える。従って、テストデータ
生成する際、出力が同時に多数変化するような条件（禁
止条件）を満足しないような診断データを生成する必要
がある。
ば１６本のアドレス出力などが同時に論理値１から論理
値Ｏへ変化するようなデータを用意し、ＬＳＩに入力す
ると、ＬＳＩ内部のグランドラインの電流変化が大きく
、グランドノイズを発生し、ＬＳＩの特性試験１例えば
入力電圧特性に悪影響を与える。従って、テストデータ
生成する際、出力が同時に多数変化するような条件（禁
止条件）を満足しないような診断データを生成する必要
がある。
ここで、第３図を用いて、「禁止条件」について説明す
る。第３図は、論理回路の１例を示し、１４．１５，１
６．１７はＮＡＮＤゲート、Ａ。
る。第３図は、論理回路の１例を示し、１４．１５，１
６．１７はＮＡＮＤゲート、Ａ。
Ｂ、Ｃ，Ｄ、Ｅは入力端子、Ｆ、Ｇ、Ｈ，Ｉは出力端子
である。また、入力端子Ａ−Ｈの各々に入力するφか１
の信号をｉ□＋ ｉａｔ ｘａｔ １４およびｉ、とす
る、また、出力端子Ｆ−Ｉの各々に出力するφか１の信
号を０□＋ｏｚ＋ｏａおよびｏ４とする。
である。また、入力端子Ａ−Ｈの各々に入力するφか１
の信号をｉ□＋ ｉａｔ ｘａｔ １４およびｉ、とす
る、また、出力端子Ｆ−Ｉの各々に出力するφか１の信
号を０□＋ｏｚ＋ｏａおよびｏ４とする。
さて、入力端子Ａ−Ｅに入力する信号ｊ１１１２＋ＩＪ
Ｉ １４およびｉ５の値の］つの組を入力パターンと呼
び（ｉ工ｒ １２＋ ｉａｌ １４１１５）で表わす。
Ｉ １４およびｉ５の値の］つの組を入力パターンと呼
び（ｉ工ｒ １２＋ ｉａｌ １４１１５）で表わす。
同様に、出力端子Ｆ−Ｉに出力する信号０工、ｏ２゜０
、およびｏ４の値の１つの組を出力パターンと呼び（ｏ
ａｔ ０２９０３９０４）で表わす。例えば、ｉ□＝φ
ｒ １２＝１１１３＝１１１４＝φ、ｉ、＝１のとき（
φ、１，１．φ、１）と表わす、第３図の論理回路の入
力端子は５つであるから、入力信号パターンの組は、２
″′＝３２組ある。
、およびｏ４の値の１つの組を出力パターンと呼び（ｏ
ａｔ ０２９０３９０４）で表わす。例えば、ｉ□＝φ
ｒ １２＝１１１３＝１１１４＝φ、ｉ、＝１のとき（
φ、１，１．φ、１）と表わす、第３図の論理回路の入
力端子は５つであるから、入力信号パターンの組は、２
″′＝３２組ある。
いま、入力信号パターン１ （１，Ｏ，０，０゜０）と
入力信号パターン２（１，１，１，，１，１）を連続し
てＬＳＩに入力すると、出力信号パターン１ （１，ｉ
、１．１）と出力信号パターン２（０，Ｏ，０，０）が
連続して出力される。このとき、出力バター１から出力
パターン２へ切り替る場合、出力端子Ｆ〜■が同時に論
理値１から論理値Ｏへ変化し、この場合、同時出力変化
数は４となる。この同時出力変化数が設定値（例えば１
０）を越えるような入力パターンシーケンス条件を「禁
止条件」という。
入力信号パターン２（１，１，１，，１，１）を連続し
てＬＳＩに入力すると、出力信号パターン１ （１，ｉ
、１．１）と出力信号パターン２（０，Ｏ，０，０）が
連続して出力される。このとき、出力バター１から出力
パターン２へ切り替る場合、出力端子Ｆ〜■が同時に論
理値１から論理値Ｏへ変化し、この場合、同時出力変化
数は４となる。この同時出力変化数が設定値（例えば１
０）を越えるような入力パターンシーケンス条件を「禁
止条件」という。
次に、従来技術を用いて、第１図に示す回路のテストデ
ータ生成について説明する。
ータ生成について説明する。
第１図は、論理回路の１例を示し、ｉｓ、１９゜２０．
２１はＮＡＮＤゲート、Ｊ、に、Ｌ、Ｍ。
２１はＮＡＮＤゲート、Ｊ、に、Ｌ、Ｍ。
Ｎは入力端子、Ｏ，Ｐ、Ｑ、Ｒは出力端子である。
また、入力端子Ｊ−Ｎの各々に入力するφか１の信号を
１６１ １’ｌ＋ １８１ ｘ、およびｌｉａとする
。また出力端子０−Ｒの各々に出力するφか１の信号を
ｏｉｔ ｏｗｌ Ｏｆｆ＊ Ｏ−とする。
１６１ １’ｌ＋ １８１ ｘ、およびｌｉａとする
。また出力端子０−Ｒの各々に出力するφか１の信号を
ｏｉｔ ｏｗｌ Ｏｆｆ＊ Ｏ−とする。
次に、第１図の回路で、ＮＡＮＤゲート１４の出力のφ
縮退故障を検出するテストデータの生成を説明する。こ
こで、φ縮退故障とは、論理値がφに固定した故障をい
う。
縮退故障を検出するテストデータの生成を説明する。こ
こで、φ縮退故障とは、論理値がφに固定した故障をい
う。
ＮＡＮＤゲート１４の出力のφ縮退故障を検出するテス
トデータとして、入力信号パターンＡ（１，φ、φ、φ
、φ）を生成する０次にＮＡＮＤゲート１４の出力の１
縮退故障を検出するテストデータとして、入力信号パタ
ーン１３（Ｊ、、１゜１．１．ｌ）を生成する０次にＮ
ＡＮＤゲート１６の出力の１縮退故障を検出するテスト
データとして、入力信号パターンＣ（１，Ｏ，Ｏ，ｉ。
トデータとして、入力信号パターンＡ（１，φ、φ、φ
、φ）を生成する０次にＮＡＮＤゲート１４の出力の１
縮退故障を検出するテストデータとして、入力信号パタ
ーン１３（Ｊ、、１゜１．１．ｌ）を生成する０次にＮ
ＡＮＤゲート１６の出力の１縮退故障を検出するテスト
データとして、入力信号パターンＣ（１，Ｏ，Ｏ，ｉ。
１）を生成する。入力信号パターンＡ−Ｃに対して、出
力信号パターンＡ （１，１，ｌ、ｌ）、出力信号パタ
ーンＢ （０，Ｏ，０，０）、出力信号パターンＣ（１
，ｌ、Ｏ，Ｏ）が対応する。入力信号パターンＡ−Ｃと
出力信号パターンＡ−Ｃ，は順次メモリに格納される。
力信号パターンＡ （１，１，ｌ、ｌ）、出力信号パタ
ーンＢ （０，Ｏ，０，０）、出力信号パターンＣ（１
，ｌ、Ｏ，Ｏ）が対応する。入力信号パターンＡ−Ｃと
出力信号パターンＡ−Ｃ，は順次メモリに格納される。
なお、この種のテストデータ生成法として関連するもの
には１例えば、特開昭５７−１７５２６３号が挙げられ
る。
には１例えば、特開昭５７−１７５２６３号が挙げられ
る。
上記従来技術では、メモリに格納された入力信号パター
ンの順番にＬＳＩへ入力する。従って。
ンの順番にＬＳＩへ入力する。従って。
同時変化数の最大値を４とすると、メモリに格納された
順にＬＳＩに入力すると、禁止条件を満たし、テストデ
ータとしては不適となる問題点があった・ 本発明の目的は、上述の例の如く、生成されたテストデ
ータが禁止条件を満足しても、可能な限り禁止条件の回
避を行ない、有効なテストデータを生成する方式を提供
することにある。
順にＬＳＩに入力すると、禁止条件を満たし、テストデ
ータとしては不適となる問題点があった・ 本発明の目的は、上述の例の如く、生成されたテストデ
ータが禁止条件を満足しても、可能な限り禁止条件の回
避を行ない、有効なテストデータを生成する方式を提供
することにある。
上記目的は、メモリに格納されたテストデータに禁止条
件を満たすデータがあるかどうかをチエツクし、もし、
禁止条件を満たす場合には、テストシーケンスの組替を
行ない、禁止条件を回避することにより、達成される。
件を満たすデータがあるかどうかをチエツクし、もし、
禁止条件を満たす場合には、テストシーケンスの組替を
行ない、禁止条件を回避することにより、達成される。
ここで、テストシーケンスの組替とは、入力信号パター
ンＡ、Ｂ、Ｃのシーケンスを１例えば。
ンＡ、Ｂ、Ｃのシーケンスを１例えば。
入力信号パターンＡ、Ｃ，Ｂのシーケンスに替えること
をいう。
をいう。
以下、テストシーケンスの組替について説明する。いま
、論理回路のテストデータとして、入力信号パターンＡ
、Ｂ、Ｃの３つのパターンが用意されているとする。入
力信号パターンＡ、Ｂ、Ｃに対し、出力信号パターンＡ
、Ｂ、Ｃが対応する。
、論理回路のテストデータとして、入力信号パターンＡ
、Ｂ、Ｃの３つのパターンが用意されているとする。入
力信号パターンＡ、Ｂ、Ｃに対し、出力信号パターンＡ
、Ｂ、Ｃが対応する。
出力信号パターンΔは（１，１，１，１）、出力信号パ
ターンＢは（０，Ｏ，０，０）、出力信号パターンＣは
（１，１，、Ｏ，Ｏ）とする。ここで、テストシーケン
スをＡ、Ｂ、Ｃとすると、出力同時変化数は４となる。
ターンＢは（０，Ｏ，０，０）、出力信号パターンＣは
（１，１，、Ｏ，Ｏ）とする。ここで、テストシーケン
スをＡ、Ｂ、Ｃとすると、出力同時変化数は４となる。
テストシーケンスをＡ、Ｃ。
Ｂとすると、出力同時変化数は２となる。テストシーケ
ンスの組替とは、出力同時変化数の情報をもとに、あら
かじめ用意された入力信号パターンシーケンスをＡ、Ｂ
、ＣからＡ、Ｃ，Ｂに変更することである。これにより
、出力同時変化数は４から２となり、グランドノイズの
発生を防止することができる。
ンスの組替とは、出力同時変化数の情報をもとに、あら
かじめ用意された入力信号パターンシーケンスをＡ、Ｂ
、ＣからＡ、Ｃ，Ｂに変更することである。これにより
、出力同時変化数は４から２となり、グランドノイズの
発生を防止することができる。
以下１本発明の一実施例を第１図のフローチャートに基
づいて、第４図の回路のテストデータの生成手順を説明
する。
づいて、第４図の回路のテストデータの生成手順を説明
する。
まず、ＮＡＮＤゲート１８の出力のφ縮退故障を仮定す
る（１０２）、次に入力信号パターンは。
る（１０２）、次に入力信号パターンは。
よく知られたテストデータ生成法であるＤアルゴリズム
などを用いて生成し５人カイδ号パターンＡ（１，０，
０，０，０）が得られ（１０４）、メモリに格納する（
１０５）、同様にして、ＮＡＮＤゲート１８の出力の１
縮退故障を仮定しく１０２）、入力信号パターンＢ （
１，ｌ、１，１．１）を得（１０４）、メモリに格納す
る（１０５）、同様にして、ＮＡＮＤゲート２０の出力
の１縮退故障を仮定しく１０２）、入力信号パターンＣ
（１゜０．０，１．１） を得（１，０４）、メモリに
格納する（１０５）。
などを用いて生成し５人カイδ号パターンＡ（１，０，
０，０，０）が得られ（１０４）、メモリに格納する（
１０５）、同様にして、ＮＡＮＤゲート１８の出力の１
縮退故障を仮定しく１０２）、入力信号パターンＢ （
１，ｌ、１，１．１）を得（１０４）、メモリに格納す
る（１０５）、同様にして、ＮＡＮＤゲート２０の出力
の１縮退故障を仮定しく１０２）、入力信号パターンＣ
（１゜０．０，１．１） を得（１，０４）、メモリに
格納する（１０５）。
次に、メモリに格納された入力信号パターンを。
格納された順（第４図のテスト順序１）にＬＳＩに入力
すると、同時出力変化数が４となり（１０６）、禁止条
件（この場合、４に設定しである）を満足し、テストデ
ータとして不適である（１０７）。
すると、同時出力変化数が４となり（１０６）、禁止条
件（この場合、４に設定しである）を満足し、テストデ
ータとして不適である（１０７）。
そこで、入力信号パターンＢと入力信号パターンＣとを
入れ替え（第４図のテスト順序２）（１０８）ＬＳＩに
入力すると、同時出力変化数が２となり。
入れ替え（第４図のテスト順序２）（１０８）ＬＳＩに
入力すると、同時出力変化数が２となり。
禁止条件を満足せず、テストデータとして有効となる（
１０９）。
１０９）。
上述の実施例は、４つのＮΔＮＤゲートからなる論理回
路について適用したものであったが、大規模論理回路で
出力端子数が１００を越えるものにも適用できることは
言うまでもない。
路について適用したものであったが、大規模論理回路で
出力端子数が１００を越えるものにも適用できることは
言うまでもない。
以上述べたように、本発明によれば、従来ＬＳＩの特性
試験に悪影響を与えるテストデータの生成を回避するこ
とができるようになる。この結果、ＬＳＩの特性試験の
精度が向上し、ＬＳＩの正しい評価ができる。
試験に悪影響を与えるテストデータの生成を回避するこ
とができるようになる。この結果、ＬＳＩの特性試験の
精度が向上し、ＬＳＩの正しい評価ができる。
第１図は本発明の一実施例のテストデータ生成のフロー
チャート、第２図は従来の診断方式の一例を示す説明図
、第３図は禁止条件の一例を示す説明図、第４図はテス
トデータの一例を示す説明図である。 １・・・情報処理装置、２・・・診断制御部、：３−・
・被診断部、７・・テストデータ生成部、８・・・デー
タ比較器 ｇ・・・テストデータ記憶部、１０・・・グ
ー１−人出力接続データ記憶部、１１・・・期待出力デ
ータ記憶部、１２〜１３・・クロック信号。 第 名 ネ 図 纂 図 集 ヰ
チャート、第２図は従来の診断方式の一例を示す説明図
、第３図は禁止条件の一例を示す説明図、第４図はテス
トデータの一例を示す説明図である。 １・・・情報処理装置、２・・・診断制御部、：３−・
・被診断部、７・・テストデータ生成部、８・・・デー
タ比較器 ｇ・・・テストデータ記憶部、１０・・・グ
ー１−人出力接続データ記憶部、１１・・・期待出力デ
ータ記憶部、１２〜１３・・クロック信号。 第 名 ネ 図 纂 図 集 ヰ
Claims (1)
- １、被診断部に複数の診断用の入力パターンを与え、現
に該被診断部から得られる出力パターンと予め設定され
た期待値パターンとを夫々比較しながら複数テストに亘
って該被診断部の診断を行なう診断方式において、該被
診断部のある故障を検出するためのパターン生成を行な
う際、多数の出力端子を同時に変化させ、論理回路の特
性に悪影響を与えるパターンの生成を自動的に避けるこ
とを特徴とするテストデータ生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241087A JPH0290077A (ja) | 1988-09-28 | 1988-09-28 | テストデータ生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241087A JPH0290077A (ja) | 1988-09-28 | 1988-09-28 | テストデータ生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290077A true JPH0290077A (ja) | 1990-03-29 |
Family
ID=17069094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241087A Pending JPH0290077A (ja) | 1988-09-28 | 1988-09-28 | テストデータ生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290077A (ja) |
-
1988
- 1988-09-28 JP JP63241087A patent/JPH0290077A/ja active Pending
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