JPH05206163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05206163A JPH05206163A JP3296878A JP29687891A JPH05206163A JP H05206163 A JPH05206163 A JP H05206163A JP 3296878 A JP3296878 A JP 3296878A JP 29687891 A JP29687891 A JP 29687891A JP H05206163 A JPH05206163 A JP H05206163A
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- JP
- Japan
- Prior art keywords
- resist
- source
- ion implantation
- drain
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
- H10D30/0229—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET forming drain regions and lightly-doped drain [LDD] simultaneously, e.g. using implantation through a T-shaped mask
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】従来の半導体装置の製造方法ではゲート端のソ
ース及びドレイン近傍に不純物濃度の低い拡散層を形成
するため、２回のイオン注入とゲート電極の側面に熱酸
化膜が必要であった。本発明はこれらの問題を解決する
ため、露光感度の異なるレジストを２重に塗布して、１
回のホトリソグラフィーとイオン注入を行なうことで不
純物濃度の異なる２種類の拡散層が同時に形成できる。 【構成】図１において、露光感動の高いレジスト７の上
に露光感度の低いレジスト８を塗布してＰＲを行なっ
て、レジスト７を多結晶シリコン４より小さく残して、
露光感度の低いレジスト８を多結晶シリコン４より大き
く残してイオン注入を行なうと、多結晶シリコン４の端
のソース及びドレイン近傍はレジスト８が影となってイ
オン注入量がソース及びドレイン拡散層５よりも少くな
り、不純物濃度が低い拡散層６が形成される。
ース及びドレイン近傍に不純物濃度の低い拡散層を形成
するため、２回のイオン注入とゲート電極の側面に熱酸
化膜が必要であった。本発明はこれらの問題を解決する
ため、露光感度の異なるレジストを２重に塗布して、１
回のホトリソグラフィーとイオン注入を行なうことで不
純物濃度の異なる２種類の拡散層が同時に形成できる。 【構成】図１において、露光感動の高いレジスト７の上
に露光感度の低いレジスト８を塗布してＰＲを行なっ
て、レジスト７を多結晶シリコン４より小さく残して、
露光感度の低いレジスト８を多結晶シリコン４より大き
く残してイオン注入を行なうと、多結晶シリコン４の端
のソース及びドレイン近傍はレジスト８が影となってイ
オン注入量がソース及びドレイン拡散層５よりも少くな
り、不純物濃度が低い拡散層６が形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳ型トランジスタのゲート端のソース及
びドレイン近傍の拡散層の不純物濃度を低く形成する方
法に関する。
関し、特にＭＯＳ型トランジスタのゲート端のソース及
びドレイン近傍の拡散層の不純物濃度を低く形成する方
法に関する。
【０００２】
【従来の技術】図２の（ａ）乃至（ｃ）は従来のＭＯＳ
型トランジスタのゲート端のドレインとソース近傍の不
純物濃度が低い拡散層を形成する製造方法を工程順に示
す断面図である。まず図２（ａ）において、半導体基板
１の表面に、酸化膜２，ゲート酸化膜３をそれぞれ選択
的に成長させ、ゲート酸化膜３の上に多結晶シリコン４
を成長させてパターニングした後、セルフアラインで、
イオン注入を行ない不純物濃度の低い拡散層６を形成す
る。
型トランジスタのゲート端のドレインとソース近傍の不
純物濃度が低い拡散層を形成する製造方法を工程順に示
す断面図である。まず図２（ａ）において、半導体基板
１の表面に、酸化膜２，ゲート酸化膜３をそれぞれ選択
的に成長させ、ゲート酸化膜３の上に多結晶シリコン４
を成長させてパターニングした後、セルフアラインで、
イオン注入を行ない不純物濃度の低い拡散層６を形成す
る。
【０００３】次に、図２（ｂ）のごとく、熱酸化膜１０
を表面に被覆し、多結晶シリコン４の主面及び不純物濃
度の低い拡散層６が露出するように熱酸化膜１０をエッ
チングする。この時、多結晶シリコン４の側面には、熱
酸化膜１０が厚く付着したまま残る。
を表面に被覆し、多結晶シリコン４の主面及び不純物濃
度の低い拡散層６が露出するように熱酸化膜１０をエッ
チングする。この時、多結晶シリコン４の側面には、熱
酸化膜１０が厚く付着したまま残る。
【０００４】その後、図２（ｃ）のごとく再びイオン注
入を行ない多結晶シリコン４と熱酸化膜１０に対しセル
フアラインでソース及びドレイン拡散層７を形成する。
入を行ない多結晶シリコン４と熱酸化膜１０に対しセル
フアラインでソース及びドレイン拡散層７を形成する。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、ゲート端のソース及びドレイン近傍に
不純物濃度の低い拡散層を形成するため、２回のイオン
注入を行ない、またソース及びドレイン拡散層をセルフ
ァラインで形成するため多結晶シリコンの側面に熱酸化
膜を付着しなければならなかった。
の製造方法では、ゲート端のソース及びドレイン近傍に
不純物濃度の低い拡散層を形成するため、２回のイオン
注入を行ない、またソース及びドレイン拡散層をセルフ
ァラインで形成するため多結晶シリコンの側面に熱酸化
膜を付着しなければならなかった。
【０００６】さらにまた、相補型ＭＯＳ半導体集積回路
装置を構成する場合ゲート端のソース及びドレイン近傍
に不純物濃度の低い拡散層を、Ｎチャネル型ＭＯＳトラ
ンジスタ、Ｐチャネル型ＭＯＳトランジスタについてそ
れぞれ形成するために、ホトリソグラフィー工程及びイ
オン注入工程をそれぞれ２回行なわなければならないと
いうような問題点があった。
装置を構成する場合ゲート端のソース及びドレイン近傍
に不純物濃度の低い拡散層を、Ｎチャネル型ＭＯＳトラ
ンジスタ、Ｐチャネル型ＭＯＳトランジスタについてそ
れぞれ形成するために、ホトリソグラフィー工程及びイ
オン注入工程をそれぞれ２回行なわなければならないと
いうような問題点があった。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板の表面にゲート電極をパターニングし、ソース及び
ドレインを形成する工程において、露光感度の高い第１
のレジストを塗布した上にこの第１のレジストより露光
感動の低い第２のレジストを塗布し、ソース及びドレイ
ンのパターンを露出するように露光を行なう工程，現像
を行なって第１のレジストをゲート電極のパターンより
も小さく第２のレジストを、ゲート電極のパターンより
も大きく残す工程，イオン注入を行ない第２のレジスト
を介さずに垂直にイオン注入された高濃度のソース及び
ドレイン領域と第２のレジストのみを介してゲート端に
斜めに同時にイオン注入された低濃度のソース及びドレ
イン領域を形成する工程とを含む半導体装置の製造方法
を得る。
基板の表面にゲート電極をパターニングし、ソース及び
ドレインを形成する工程において、露光感度の高い第１
のレジストを塗布した上にこの第１のレジストより露光
感動の低い第２のレジストを塗布し、ソース及びドレイ
ンのパターンを露出するように露光を行なう工程，現像
を行なって第１のレジストをゲート電極のパターンより
も小さく第２のレジストを、ゲート電極のパターンより
も大きく残す工程，イオン注入を行ない第２のレジスト
を介さずに垂直にイオン注入された高濃度のソース及び
ドレイン領域と第２のレジストのみを介してゲート端に
斜めに同時にイオン注入された低濃度のソース及びドレ
イン領域を形成する工程とを含む半導体装置の製造方法
を得る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ）乃至（ｂ）は本発明の一実施例
の半導体装置の製造方法を工程順に示す断面図である。
の半導体装置の製造方法を工程順に示す断面図である。
【００１０】まず、図１の（ａ）に示すように、半導体
基板１の表面に、酸化膜２と、ゲート酸化膜３をそれぞ
れ選択的に成長させ、ゲート酸化膜３の上に多結晶シリ
コン４を成長させてパターニングした後、露光感度の高
いレジスト７を塗布し、その上に露光感度の低いレジス
ト８を塗布する。
基板１の表面に、酸化膜２と、ゲート酸化膜３をそれぞ
れ選択的に成長させ、ゲート酸化膜３の上に多結晶シリ
コン４を成長させてパターニングした後、露光感度の高
いレジスト７を塗布し、その上に露光感度の低いレジス
ト８を塗布する。
【００１１】次に図１の（ｂ）のごとくソース及びドレ
インのパターンを露出するように露光と現像を１回だけ
行ない露光感度の高いレジスト７を多結晶シリコン４よ
り小さく残し、さらに露光感動の低いレジスト８を多結
晶シリコン４より大きく残す。次に半導体基板１の表面
に垂直な方向からイオン注入を１回だけ行なうと、多結
晶シリコン４の端のソース及びドレイン近傍はレジスト
８が影となってイオン注入量が、ソース及びドレイン拡
散層５よりも少なくなり、不純物濃度が低い拡散層６が
形成される。
インのパターンを露出するように露光と現像を１回だけ
行ない露光感度の高いレジスト７を多結晶シリコン４よ
り小さく残し、さらに露光感動の低いレジスト８を多結
晶シリコン４より大きく残す。次に半導体基板１の表面
に垂直な方向からイオン注入を１回だけ行なうと、多結
晶シリコン４の端のソース及びドレイン近傍はレジスト
８が影となってイオン注入量が、ソース及びドレイン拡
散層５よりも少なくなり、不純物濃度が低い拡散層６が
形成される。
【００１２】本実施例を用いれば相補型ＭＯＳ半導体集
積回路装置の製造工程において従来例に比べてホトリソ
グラフィー工程及びイオン注入工程がそれぞれ２回削減
できる。
積回路装置の製造工程において従来例に比べてホトリソ
グラフィー工程及びイオン注入工程がそれぞれ２回削減
できる。
【００１３】
【発明の効果】以上説明したように、本発明は、露光感
度の異なるレジストを２重に塗布することによって異な
る２種類の拡散層が１回の露光と現像及びイオン注入で
同時に形成できる等の効果が得られる。
度の異なるレジストを２重に塗布することによって異な
る２種類の拡散層が１回の露光と現像及びイオン注入で
同時に形成できる等の効果が得られる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｂ）は本発明の一実施例の半導体
装置の製造方法を工程順に示す断面図
装置の製造方法を工程順に示す断面図
【図２】（ａ）乃至（ｃ）は従来の半導体装置の製造方
法を工程順に示す断面図
法を工程順に示す断面図
１ 半導体基板 ２ ロコス酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン ５ 第１の拡散層 ６ 第２の拡散層 ７ 高感度のレジスト ８ 低感度のレジスト ９ レジスト １０ 側面酸化膜
Claims (1)
- 【請求項１】 半導体基板の表面にゲート電極を形成す
る工程と、 露光感度の高い第１のレジストを塗布した上に、さらに
前記第１のレジストより露光感度の低い第２のレジスト
を塗布し、前記ゲート電極の両側部のソース及びドレイ
ン領域のパターンが露出するように露光を行なう工程
と、 現像を行なって前記第１のレジストを前記ゲート電極の
パターンよりも小さく残して、前記第２のレジストを前
記ゲート電極のパターンよりも大きく残して、イオン注
入を行ない前記第２のレジストを介さずに垂直にイオン
注入された高濃度のソース及びドレイン領域と前記第２
のレジストのみを介してゲート端に同時に斜めにイオン
注入された低濃度のソース及びドレイン領域を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296878A JPH05206163A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296878A JPH05206163A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206163A true JPH05206163A (ja) | 1993-08-13 |
Family
ID=17839335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296878A Withdrawn JPH05206163A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824619B1 (ko) * | 2006-10-27 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 이중 포토레지스트를 이용한 반도체 소자 제조 방법 |
-
1991
- 1991-11-13 JP JP3296878A patent/JPH05206163A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824619B1 (ko) * | 2006-10-27 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 이중 포토레지스트를 이용한 반도체 소자 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |