JPH0296255A - 記憶装置制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔擾既要〕 複数のバンクを有する情報処理装置に関し、記憶装置の
障害に対応することを目的とし、前記バンクの各々を使
用部と予備部に分け、・前記バンクの使用部の何れかに
、障害が発生した時、前記障害を検出する誤り検出手段
と、障害を起ごしたバンクと異なるバンクの予備部を、
アクセス可能とするバンク切替手段を有し、バンクの使
用部に障害が検出されない時は、前記使用部を記憶装置
として使用し、前記バンクの使用部に障害が検出された
時は、前記障害を起こしたバンクの代わりに、前記バン
クと異なるバンクの予備部を使用する構成とする。

〔産業上の利用分野〕

本発明は、情報処理装置の記憶装置の制御装置に関する
。

〔従来の技術〕

記憶装置に於いて、記憶素子に障害が発生した場合に備
えて、予め交替ビットが設けられている。

この交替ビットは、前記記憶装置の記憶部のデータから
、データ誤りが発生したビットと前記交替ビットを切替
えて、前記障害を補うものである。

また、Ｎ＋１方式と呼ばれる物がある。これは、必要な
メモリバンクの数よりも１つ多（バンクを設ける方法で
、Ｎ個を記憶装置として使用し、前記使用しているＮ個
のバンクの内、何れかに障害が発生した場合、予備の１
つのバンクを使用すると言う方式である。

〔発明が解決しようとする課Ｂ］ 交替ビットを設ける方式に於いては、前記交替ビットの
記憶容量幅は通常１ビット幅である。従って、比較的大
きな障害の時は、前記方法では、対処できない。また、
交替ビット方式は、あるバンクのあるビットのみを交替
させる。従って、比較的、制御が難しく、交替ビット専
用の交替制御装置を必要とし、ハードウェアの量が増大
してしまう。

また、Ｎ＋１方式は、比較的大きな障害には、有効であ
るが、小さな障害に対しては、どうしても無駄が多く成
ってしまう。更に、予備のバンクは、障害が発生してい
ない時は、全く使用されていない。従って、前記予備の
バンクにも障害がないとは限らない。

バンクを大量に使用した記憶装置であれば、前記２つの
方法は有効に使用できる。しかし、バンクの個数が限ら
れている場合は、必ずしも、そうとは言えない。例えば
、バンクの数が極めて少ない場合、前記Ｎ＋１方式では
、インターリブなどの、並列読み取り、書き込み処理は
、出来ないことがある。バンク数が２個と限られた場合
、１つは予備バンクになるので、障害以前に、使用でき
るバンクは１個である。よって、並列処理が出来なくな
る。

また、バンク数が２個の場合に、前記バンクを全て使用
して、交替ビットを設けてもいいが、バンク２個の記憶
装置にしては、ハードウェアが大きくなってしまう。

従って、本発明の目的は、記憶装置において。

使用出来るバンク数が比較的少ない場合に於いて、障害
に対処でき、尚且つ、効率良くバンクを使用できる方式
を提供するものである。

〔課題を解決する為の手段〕

バンク内を使用部と予備部に分け、前記複数のバンクの
使用部で構成される記憶装置と、前記バンクの使用部の
何れかに、障害が発生した時、前記障害を検出する誤り
検出手段と、バンクの使用部に障害が検出されない時は
、前記使用部を記憶装置として使用し、前記バンクの使
用部に障害が検出された時は、障害を起こしたバンクと
異なるバンクの予備部を、アクセス可能とするバンク切
替手段を有し、前記障害を起こしたバンクの代わりに、
前記バンクと異なるバンクの予備部を使用することを特
徴とする記憶制御方式を設ける構成とする。

［作用〕 誤り検出手段が、バンク使用部の誤りを検出したら、前
記誤りが検出されたバンクと異なるバンクの予備部を、
記憶部として使用し、前記誤りが検出された記憶部にア
クセスがあった時に、バンク切替手段によって前記予備
部にアクセスすることを可能とする。

〔実施例〕

第１図は、本発明の一実施例のブロック図である。図中
、１は記憶制御部、２はデータ誤り検出回路、３は誤り
検出部、４はバンク切替制御部、５．６はストレージ・
アドレス・レジスタ１，２（ストレージ・アドレス・レ
ジスタを以下、ＳＡＲと略す）、７．８はタイミング作
成回路１．２．９は主記憶部、１０．１１は主記憶回路
バンク１．２．２１．２２はフリップ・フロップ回路（
以下、ＦＦと略す）　、２３゜２５．５１〜５３．６１
〜６３，７２．７３．８２．８３，９２．９３はＡＮＤ
回路、５４．６４．７４．８４はＯＲ回路、２４，７１
．８１．９１はＮ０７回路、１０１．１０２はバンク切
替信号、２０１．２０２は５ＡＲ１，２読み込みタイミ
ング信号、３０１はバンク２使用要求信号、３０２はバ
ンク１使用要求信号、４０１は読み出しタイミング信号
、５０１はアドレス情報及び書き込みデータ情報、６０
１．６０２はバンク内指定信号である。データ誤り検出
回路２は、主記憶部９からのデータに誤りが無いかどう
かを調べ、誤りが検出されると、バンク切替指示信号１
０１．１０２を出す。バンクに異常が無い場合、バンク
切替指示信号１０１．１０２は各々“Ｏ”の信号を出し
ている。

主記憶回路バンクｌに異常があった場合、前記２つの信
号は“０”、”１”になる、また主記憶バンク２に異常
が生じた場合は“１″、“Ｏ”になる。

バンク切替制御部４は、制御部１からの、５ＡＲＩ読み
込みタイミング信号２０１，５ＡＲ２読み込みタイミン
グ信号２０２．バンク１使用要求信号３０２．バンク２
使用要求信号３０１．バンク切替指示信号１０１．１０
２によって、アドレス情報及び書き込みデータを、バン
ク１又はバンク２の何方のバンクに入力するかを決める
。主記憶バンク１．主記憶バンク２は通常それぞれの記
憶部の半分しか使用していない。読み出しタイミング信
号４０１は、タイミング作成回路１から出力される信号
で、主記憶回路バンク１゜２の何れのデータを読み取る
かを、ＡＮＤ回路９２，９３３に入力されることに決め
る。バンク内指定信号６０１、６０２は主記憶バンクの
記憶部としての使用部と空領域との選択を行う信号であ
る。本実施例では、バンクのアドレス前半部分を記憶部
としてそれぞれ使用し、残りの半分は空領域とする。バ
ンク１とバンク２の２つの記憶部は、それぞれアドレス
前半の半分づつ使用し、主記憶部を構成している。何れ
かのバンクに障害が発生した時は、前記障害が発生した
バンクと異なるバンクの使用していなかった部分、つま
り空領域を新たに記憶部として使用する。

以下、図面に従って、本発明の詳細な説明する。

まず、バンクに障害が発生していない場合のデータの読
み出し及び書き込みの動作例を示す。仮に、制御部１は
、主記憶部８の主記憶回路バンクｌにアクセスする場合
を考える。制御部１は、アドレス情報５０１を出力する
。またバンク１使用要求信号３０２．５ＡＲＩ読み込み
タイミング信号２０１が出力される。

前記５ＡＲＩ読み込みタイミング信号２０１　は、ＡＮ
Ｄ回路５３に入力される。さて、アドレス情報５０１及
び、バンク内指定信号６０１からなる主記憶アドレスは
、ＯＲ回路５４を経てきた５ＡＲＩ読み込みタイミング
信号２０１によって、５ＡＲＩに入力される。この時の
バンク内指定信号６０１は主記憶回路バンク１の前半部
分と空領域である後半部分を見分けるための信号である
。この場合の“０”は、前半部分を表している。

また、バンク１使用要求信号３０２はＡＮＤ回路７２に
入力された後、ＯＲ回路７４を経て、タイミング作成回
路ｌに入力される。

その後、主記憶タイミング１が、バンク１に入力されて
、５ＡＲＩ内のアドレスがバンク１に読み込まれる。そ
して、読み出しタイミング信号４０１がＡＮＤ回路９２
に入力されて、前記アドレスに該当するデータが、読み
だされる。

主記憶回路バンク２にアクセスする場合は、バンク２使
用要求信号３０１　、５ＡＲ２読み込みタイミング信号
２０２が出力されて、前記主記憶回路バンク１にアクセ
スする場合と同様にして、主記憶回路バンク２にアクセ
スされる。

また、バンク１使用要求信号３０２．バンク２使用要求
信号３０１．読み出しタイミング信号４０１の出力の間
隔を調整する事によって、主記憶回路バンクｌからデー
タを読みだしている際に、主記憶回路バンク２にアドレ
スを入力することが出来る。つまり、主記憶回路バンク
１と主記憶回路バンク２からの並列的なデータ読み取り
が可能である。

さて、読み出しデータ情報は、ＡＮＤ回路９２又はＡＮ
Ｄ回路９３を経て、主記憶回路バンクｌのデータであろ
うと、主記憶回路バンク２のデータであろうと、データ
誤り検出回路２に入力される。

今、主記憶回路バンク２に、誤りが発生した場合を考え
る。

誤り検出部３にデータが入力されて、誤りが検出された
とする。前記誤り検出部３はＦＦ２１．２２に信号を入
力する。ＦＦ２１は出力を１”にする。ＦＦ２２には、
クロックとして、前記信号が入力されるので、読み出し
タイミング信号４０１が入力されている場合だけ、ＦＦ
２１の出力が１″に変わる。よって、主記憶回路バンク
２にアクセスした場合なので、ＦＦ２１の出力は′０′
・のままである。前記２つの出力により、ＡＮＤ回路２
３．２５、ＮＯＴ回路２４を通じて、バンク切替指示信
号１０．１．１０２は“１”、“０”になる。

さて、前記主記憶バンク２に障害が発生し、主記憶回路
バンク１の、バンク２が障害が発生する前に、記憶部と
して使用していなかったバンク１の空領域はバンク２の
代わりに使用される。よって、空領域を含めた主記憶回
路バンク１を立ち上げ直す。制御部ｌは５ＡＲＩ読み込
みタイミング信号２０１．５ＡＲ２読み込みタイミング
信号２０２の出力の間隔を前記障害が発生していない場
合よりも長くする。

その後、５ＡＲ２読み出しタイミング信号２０２、バン
ク２使用要求信号３０１が出力された場合、バンク２使
用要求信号３０１は、バンク切替指示信号２０２と供に
、ＡＮＤ回路５１に入力される。バンク切替指示信号１
０１は“ｌ”なので、バンク内指定信号６０１は“１゛
になる。このバンク内指定信号６０１は主記憶回路バン
クｌのアドレス後半部分、つまり、障害発生前まで、空
領域だった部分を示す。前記バンク内指定信号６０１は
、制御部Ｉからのアドレス情報と供に、５Ａｌｉｌｌ読
み込みタイミング信号２０１の入力によって、５ＡＲＩ
に入力される。

また、前記バンク２使用要求信号３０１とバンク切替指
示信号１０１と供にＡＮＤ回路７３にも入力される。こ
の時の出力は“１”なので、ＯＲ回路７４を通じて、タ
イミング作成回路１に入力される。そして、前記タイミ
ング作成回路ｌから、主記憶タイミングｌが主記憶回路
バンクｌに出力され、また前記タイミング作成回路１か
ら読み出しタイミング信号４０１が出力され、前記主記
憶回路バンク１の後半部分から、前記データが読みださ
れる。

ところで、バンク２使用要求信号３０１は、ＡＮＤ回路
８２に入力されるが、前記ＡＮＤ回路８２に繋がるＮＯ
Ｔ回路８１に、入力されるバンク切替指示信号１０１は
“１″なので、否定されて、“０”として、ＡＮＤ回路
８２に入力される。よって、ＡＮＤ回路８２からの出力
は“Ｏ”である。また、ＡＮＤ回路８３に入力される信
号は、バンク１使用要求信号３０２とバンク切替指示信
号１０２なので、前記へＮＤ回路８３の出力も“Ｏ“で
ある。従って、タイミング作成回路２からは、主記憶タ
イミング２は出力されない。

主記憶回路バンクｌに障害が発生したときは、前記バン
ク切替指示信号１０１，１０２は“０”、“１”となる
。主記憶バンク１に障害が発生した時も、前記主記憶バ
ンク２に障害が発生した場合と同様に、バンク１使用要
求信号３０２に対し、主記憶回路バンク２がアクセスさ
れるように構成されている。

以上の説明から明らかなように、本実施例によれば、主
記憶部のデータ誤りの発生したバンクの替わりに、他方
のバンクの空領域を使用することが可能である。また、
障害発生後の主記憶バンクのアドレスの構成は、一つの
バンクを使用しながらも、障害発生前のアドレス構成と
同じなので、つまり、障害部の代わりとなる、空領域で
あった部分が、障害部のアドレスを受は継ぐので、アド
レスの制御は、障害前と何の変化もない。

また、本実施例では、バンクのアドレス後半を空領域と
したが、これにこだわるものでは無い。

更に、２つのバンクの例をあげて説明したが、これにも
こだわるものでは無い。更に、交替ビット等のその他の
方式と組み合わせても一向に構わない。

以上、実施例を上げて、本発明を説明した。上記に示す
如く、本発明は、本発明の要旨に従い。

種々の変形が可能であり、本発明は、これらを排除する
ものではない。

〔効果〕

以上、本発明によると、記憶装置において、使用出来る
バンク数が比較的少ない場合に於いて、効率よくバンク
を使用し、尚且つ障害に対処できる。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図である。 ｌ　・・・記憶制御部 ２　・・・データ誤り検出回路 ３　・・・誤り検出回路 ４　・・・バンク切替制御部 ５．６　　・・・ストレージ・アドレス・レジスタ１，
２（ＳＡＲｌ、２） ７．８　　・・・タイミング作成回路１．２９・・・主
記憶部 １０．１１　　・・・主記憶回路バンク１．２２１．２
２　　・・・フリップ・フロップ回路（ＦＦ）２３．２
５．５１〜５３．６１ ＡＮＤ回路 ５４．６４．７４．８４　　・・・ＯＲ回路２４．７１
．８１．９１　　・・・ＮＯＴ回路１０１．１０２　・
・・バンク切替信号２０１．２０２　　・・・５ＡＲ１
，２読み込みタイミング信号

Claims (1)

【特許請求の範囲】
1. 複数のバンクを有する情報処理装置に於いて、前記バン
   クの各々を使用部と予備部に分け、前記バンクの使用部
   の何れかに、障害が発生した時、前記障害を検出する誤
   り検出手段と、障害を起こしたバンクと異なるバンクの
   予備部を、アクセス可能とするバンク切替手段を有し、
   バンクの使用部に障害が検出されない時は、前記使用部
   を記憶装置として使用し、前記バンクの使用部に障害が
   検出された時は、前記障害を起こしたバンクの代わりに
   、前記バンクと異なるバンクの予備部を使用することを
   特徴とする記憶制御方式。