JPH0296331A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0296331A JPH0296331A JP24869788A JP24869788A JPH0296331A JP H0296331 A JPH0296331 A JP H0296331A JP 24869788 A JP24869788 A JP 24869788A JP 24869788 A JP24869788 A JP 24869788A JP H0296331 A JPH0296331 A JP H0296331A
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- layer
- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体装置及びその製造方法に関するものであ
る。
る。
口、従来技術
最近、ＣＶ Ｄ （Ｃｈｅｗ＋１ｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法で例えばタングステン（Ｗ）
等の高融点金属を堆積させる技術（例えばこれを配線と
して用いる）、いわゆるＣＶＤ−Ｗと呼ばれる新しい技
術が知られている。
Ｄｅｐｏｓｉｔｉｏｎ）法で例えばタングステン（Ｗ）
等の高融点金属を堆積させる技術（例えばこれを配線と
して用いる）、いわゆるＣＶＤ−Ｗと呼ばれる新しい技
術が知られている。
そして、このＣＶＤ−Ｗの使用法には大きく分けて２つ
の方法がある。即ち、第１の方法は、いわゆるＳ ｅｌ
ｅｃｔｉｖｅ −Ｗと呼ばれ、コンタクトホール等のＳ
ｉの露出した部分にのみ選択的にＷの層（バリヤメタル
）を形成するものであり、このＷ層は例えばオーミック
コンタクト形成の役割を果たす。なお、この場合には配
線としてＡ１等の層をＷ層上に形成している。
の方法がある。即ち、第１の方法は、いわゆるＳ ｅｌ
ｅｃｔｉｖｅ −Ｗと呼ばれ、コンタクトホール等のＳ
ｉの露出した部分にのみ選択的にＷの層（バリヤメタル
）を形成するものであり、このＷ層は例えばオーミック
コンタクト形成の役割を果たす。なお、この場合には配
線としてＡ１等の層をＷ層上に形成している。
第２の方法は、いわゆるＢ １ａｎｋｅｔ −Ｗと呼ば
れ、コンタクトホール等を含むウェハ全面にｗｌを堆積
するものであり、この後に所定のパターニングを行うこ
とによって、配線としてこのＷＮを用いている。なお、
この場合には下地（後述のＳｔ、２層及び３１基板）と
ＷＮとの密着性を向上させるために、ＴＬＷ等を全面に
ＣＶＤやスパッタ法等で薄く堆積させ、上記と同様のパ
ターニングにより、後述の接着層を形成している。
れ、コンタクトホール等を含むウェハ全面にｗｌを堆積
するものであり、この後に所定のパターニングを行うこ
とによって、配線としてこのＷＮを用いている。なお、
この場合には下地（後述のＳｔ、２層及び３１基板）と
ＷＮとの密着性を向上させるために、ＴＬＷ等を全面に
ＣＶＤやスパッタ法等で薄く堆積させ、上記と同様のパ
ターニングにより、後述の接着層を形成している。
次に、第５図について５ｅｌｅｃｔｉｖｅ−Ｗを、第６
図についてＢ １ａｎｋｅｔ −Ｗの製造プロセスを夫
々説明する。
図についてＢ １ａｎｋｅｔ −Ｗの製造プロセスを夫
々説明する。
まず、第５Ａ図に示すように、Ｐ型シリコン基板１内に
は予めＮ生型半導体領域２が拡散形成されていて、この
半導体領域２を含む全面にｓｔｏｗ層（ＪｉＩＩＳｆ１
ｗＡ縁膜）３をＣｖＤで堆積させてから、第５Ｂ図のよ
うに所定のコンタクトホール４を形成する。
は予めＮ生型半導体領域２が拡散形成されていて、この
半導体領域２を含む全面にｓｔｏｗ層（ＪｉＩＩＳｆ１
ｗＡ縁膜）３をＣｖＤで堆積させてから、第５Ｂ図のよ
うに所定のコンタクトホール４を形成する。
次いで、第５Ｃ図のように、例えばＷＦ、／Ｈ。
を供給し、ＣＶＤで選択的にコンタクトホール４内に所
定深さまでＷを堆積させてＷ層５を形成してから、第５
Ｄ図のようにコンタクトホール４を含む全面にＡｆｆｉ
６を被着させる。
定深さまでＷを堆積させてＷ層５を形成してから、第５
Ｄ図のようにコンタクトホール４を含む全面にＡｆｆｉ
６を被着させる。
次いで、第５Ｅ図のように、所定領域を例えばフォトレ
ジスト１０で覆い、第５Ｆ図に示すように所定のパター
ニングを行ってＡｊ！配線６を形成する。
ジスト１０で覆い、第５Ｆ図に示すように所定のパター
ニングを行ってＡｊ！配線６を形成する。
上記したような製造プロセスで得られたデバイスについ
て、本発明者が種々検討した結果、以下に示す各問題点
があることを見出した。
て、本発明者が種々検討した結果、以下に示す各問題点
があることを見出した。
（１）、即ち、例えばＷＦ＆／Ｈ！ガスによりＷ５をコ
ンタクトホール４内に堆積させる際に、このコンタクト
ホール内に露出したＳｔを消費してしまい（Ｗ等の高融
点金属のハロゲン化物は、その還元反応によってＳｉを
ハロゲン化して食ってしまうため）、Ｗ５がＮ＋型半導
体領域２内に入り込んでしまうことがある。そして、Ｗ
がＰ型シリコン基板１にまで達すると（達しなくとも、
例えばＰＮ接合の接合特性が劣下する。）ＰＮ接合等の
接合領域でリーク電流が生じてしまうという問題がある
。
ンタクトホール４内に堆積させる際に、このコンタクト
ホール内に露出したＳｔを消費してしまい（Ｗ等の高融
点金属のハロゲン化物は、その還元反応によってＳｉを
ハロゲン化して食ってしまうため）、Ｗ５がＮ＋型半導
体領域２内に入り込んでしまうことがある。そして、Ｗ
がＰ型シリコン基板１にまで達すると（達しなくとも、
例えばＰＮ接合の接合特性が劣下する。）ＰＮ接合等の
接合領域でリーク電流が生じてしまうという問題がある
。
（２）、また、このＷ５の堆積は、コンタクトホール４
の底部（即ち、露出したＳｌの部分）から上部方向へと
進むため、深いコンタクトホール（例えば径１．０μｍ
で深さ１．０μｍ程度）の場合には、その堆積に要する
時間が長くなってしまい、生産性又はスルーブツト（Ｔ
ｈｒｏｕｇｈｐｕ ｔ）の低下を招くという問題も生
じる。
の底部（即ち、露出したＳｌの部分）から上部方向へと
進むため、深いコンタクトホール（例えば径１．０μｍ
で深さ１．０μｍ程度）の場合には、その堆積に要する
時間が長くなってしまい、生産性又はスルーブツト（Ｔ
ｈｒｏｕｇｈｐｕ ｔ）の低下を招くという問題も生
じる。
次に、Ｂ １ａｎｋｅｔ −Ｗについて説明すると、ま
ず第６Ａ図及び第６Ｂ図に示すように、第５図の例と同
様のプロセスを経てコンタクトホール４を形成する。
ず第６Ａ図及び第６Ｂ図に示すように、第５図の例と同
様のプロセスを経てコンタクトホール４を形成する。
次いで、第６Ｃ図のように、コンタクトホール４を含む
全面に例えばＴｉＷをＣＶＤ法等で被着して１０００Å
以下の比較的薄い接着層７を形成し、さらに第６Ｄ図の
ように、コンタクトホール４を含む全面にＣＶＤでＷ９
を堆積させる。
全面に例えばＴｉＷをＣＶＤ法等で被着して１０００Å
以下の比較的薄い接着層７を形成し、さらに第６Ｄ図の
ように、コンタクトホール４を含む全面にＣＶＤでＷ９
を堆積させる。
次いで、第６Ｅ図のように、所定領域を例えばフォトレ
ジスト２０で覆い、所定のパターニングを行って、第６
Ｆ図のようにＷ配＆’１９を形成する。
ジスト２０で覆い、所定のパターニングを行って、第６
Ｆ図のようにＷ配＆’１９を形成する。
即ち、上記した第６図のような製造プロセスで得られた
デバイスについても本発明者が種々検討を行った結果、
その問題点を以下に示す。
デバイスについても本発明者が種々検討を行った結果、
その問題点を以下に示す。
（１）、上記の図では省略しであるが、フォトレジス）
２０を露光、現像してパターニングする際、ＣＶＤ法で
堆積させた下地のＷ９は、その表面が２１で示すように
荒れているため、露光マスクのアラインメントにずれが
生じなり、露光における光がＷ９の表面２１で乱反射し
てしまう。
２０を露光、現像してパターニングする際、ＣＶＤ法で
堆積させた下地のＷ９は、その表面が２１で示すように
荒れているため、露光マスクのアラインメントにずれが
生じなり、露光における光がＷ９の表面２１で乱反射し
てしまう。
その結果、マスクに対応したパターンに露光を行えず、
フォトレジスト２０が設計パターンからずれてＷ９が目
的とするパターンから変形してしまい、微細化が困難に
なるという問題点がある。
フォトレジスト２０が設計パターンからずれてＷ９が目
的とするパターンから変形してしまい、微細化が困難に
なるという問題点がある。
（２）、さらに、第６Ｅ図及び第６Ｆ図でＷ９をエツチ
ングする際、その表面の荒れがそのまま下地のＳｉ０１
層３上に転写され、Ｓｉｎ、層３の表面に荒れを引き起
こしてしまう。即ち、Ｗ９の表面には凸凹状の荒れがあ
るため、均一に工・ノチングすることができず、Ｓｉ０
１層３上に接着層７及びＷ９の残留物が残ってしまう。
ングする際、その表面の荒れがそのまま下地のＳｉ０１
層３上に転写され、Ｓｉｎ、層３の表面に荒れを引き起
こしてしまう。即ち、Ｗ９の表面には凸凹状の荒れがあ
るため、均一に工・ノチングすることができず、Ｓｉ０
１層３上に接着層７及びＷ９の残留物が残ってしまう。
そしてこの残留物をエツチング除去しようとすると、Ｓ
ｉＯ□層３までもエツチングすることになる。また、ウ
ェハ全体を考えると、ｗ９の膜厚の差（例えばウェハの
中心付近での膜厚が１μｍ程度である場合、その周辺付
近での膜厚は０．７μｍ程度となる。）が生じてしまう
ため、均一なエツチングを行うことが難しく、上記した
問題を一層悪化させることになる。
ｉＯ□層３までもエツチングすることになる。また、ウ
ェハ全体を考えると、ｗ９の膜厚の差（例えばウェハの
中心付近での膜厚が１μｍ程度である場合、その周辺付
近での膜厚は０．７μｍ程度となる。）が生じてしまう
ため、均一なエツチングを行うことが難しく、上記した
問題を一層悪化させることになる。
（３）、また、Ｗ９のエツチングの際に、例えばＳＦ。
又はＮＦ、等のガスを用いてエツチングを行うと、これ
らのガスによるエツチングは等方性であるため、レジス
ト直下もエツチングされてアンダーカントが生じ、この
結果、配線９の幅が設計値よりも細くなってしまう。
らのガスによるエツチングは等方性であるため、レジス
ト直下もエツチングされてアンダーカントが生じ、この
結果、配線９の幅が設計値よりも細くなってしまう。
以上に示したことから明らかなように、第１の方法のＳ
ｅｌｅｃｔｉｖｅ −Ｗの場合には、第５図に示す製
造プロセスで得られたデバイスにおける配線が主にＡ２
であり、そのエツチングが必要である上に、上記した２
つの問題点が生じてしまう。
ｅｌｅｃｔｉｖｅ −Ｗの場合には、第５図に示す製
造プロセスで得られたデバイスにおける配線が主にＡ２
であり、そのエツチングが必要である上に、上記した２
つの問題点が生じてしまう。
また、第２の方法のＢｌａｎｋｅｔ−Ｗの場合には、第
６図に示す製造プロセスで得られたデバイスにおける配
線は主としてＷであるが、この場合にもＷのエツチング
が必要である。その上、そのＷのエツチングは非常に難
しく、新しいエツチング技術を必要とするため、上記し
た問題を解決することが非常に困難であり、微細化にと
っても不利となる。
６図に示す製造プロセスで得られたデバイスにおける配
線は主としてＷであるが、この場合にもＷのエツチング
が必要である。その上、そのＷのエツチングは非常に難
しく、新しいエツチング技術を必要とするため、上記し
た問題を解決することが非常に困難であり、微細化にと
っても不利となる。
へ〇発明の目的
本発明の目的は、所望のパターンの配線を容易に得るこ
とができ、しかも微細化に宥和で生産性、信顛性に優れ
た半導体装置及びその製造方法を提供することにある。
とができ、しかも微細化に宥和で生産性、信顛性に優れ
た半導体装置及びその製造方法を提供することにある。
二１発明の構成
即ち、本発明は、半導体基体の一生面上に所定パターン
に形成された接着層と、この接着層上にのみ自己整合的
に形成された主配線層とによって構成された配線を有す
る半導体装置に係るものである。
に形成された接着層と、この接着層上にのみ自己整合的
に形成された主配線層とによって構成された配線を有す
る半導体装置に係るものである。
また、本発明は、上記半導体装置を製造する方法として
、半導体基体の一生面上に接着層を形成する工程と、こ
の接着層をパターニングする工程と、このパターニング
された接着層上にこの接着層のパターンに追随させて自
己整合的に主配線層を形成する工程とを有する半導体装
πの製造方法も提供するものである。
、半導体基体の一生面上に接着層を形成する工程と、こ
の接着層をパターニングする工程と、このパターニング
された接着層上にこの接着層のパターンに追随させて自
己整合的に主配線層を形成する工程とを有する半導体装
πの製造方法も提供するものである。
なお、上記接着層の厚さは１０００Å以下、特に１００
〜１０００人としてよく、好ましくは５００〜６００人
とする。また、上記主配線層の厚さは３０００Å以上、
特に３０００〜２００００人としてよく、好ましくは５
０００〜１００００人とする。
〜１０００人としてよく、好ましくは５００〜６００人
とする。また、上記主配線層の厚さは３０００Å以上、
特に３０００〜２００００人としてよく、好ましくは５
０００〜１００００人とする。
ホ、実施例
以下、本発明の詳細な説明する。
第１図〜第３図は本発明を例えばマスクＲＯＭに適用し
た実施例を示すものである。
た実施例を示すものである。
本例によるデバイスは第１図に示すように、Ｐ型シリコ
ン基板１内にＮ＋型拡散領域（ドレイン領域）２２が形
成され、このＮ＋型拡散領域２２を含むＰ型シリコン基
板１上にはＳ ｔ Ｏｚ Ｎ ３が形成されていて、さ
らに所定のコンタクトホール４が形成されている。そし
て、このコンタクトホール４を含むＳ Ｌ Ｏｚ ｊｉ
ｉＢ上には、所定パターンの接着Ｎ（例えばＴｉＷ）１
１が形成され、さらにこの接着層１１上にのみ後述のＣ
ＶＤによって自己整合的に主配線Ｎ（例えばＷ） １２
が形成されている。
ン基板１内にＮ＋型拡散領域（ドレイン領域）２２が形
成され、このＮ＋型拡散領域２２を含むＰ型シリコン基
板１上にはＳ ｔ Ｏｚ Ｎ ３が形成されていて、さ
らに所定のコンタクトホール４が形成されている。そし
て、このコンタクトホール４を含むＳ Ｌ Ｏｚ ｊｉ
ｉＢ上には、所定パターンの接着Ｎ（例えばＴｉＷ）１
１が形成され、さらにこの接着層１１上にのみ後述のＣ
ＶＤによって自己整合的に主配線Ｎ（例えばＷ） １２
が形成されている。
なお、ここでマスクＲＯＭ （メタルＲＯＭ）８につい
て説明すると、第２図に示すように構成されるが、−点
鎖線１５で示す不純物拡散領域（ドレイン頭載２２を含
む）は各セル１６をすべて同一パターンに形成しておき
、デバイス製造の終段階（即ち、メタル配ｖＡ）でドレ
インをビットラインＢ（配線）に接続するか、しないか
でプログラムする。図中のＷｌ、Ｗ２はワード線である
。メタル配線１２で接続をとったときにはトランジスタ
が形成されるが、接続しないとき（ドレインが電気的に
フローティング状態）はトランジスタが形成されないの
と等価である。
て説明すると、第２図に示すように構成されるが、−点
鎖線１５で示す不純物拡散領域（ドレイン頭載２２を含
む）は各セル１６をすべて同一パターンに形成しておき
、デバイス製造の終段階（即ち、メタル配ｖＡ）でドレ
インをビットラインＢ（配線）に接続するか、しないか
でプログラムする。図中のＷｌ、Ｗ２はワード線である
。メタル配線１２で接続をとったときにはトランジスタ
が形成されるが、接続しないとき（ドレインが電気的に
フローティング状態）はトランジスタが形成されないの
と等価である。
ここで、ビットラインＢ及び配線１２は、第１図に示し
た配線構造とすることができる。即ち、第１図のように
、所定パターンの接着層１１を形成し、この接着層上に
のみ自己整合的に主配線層１２を形成するので、主配線
のメタル１２のエツチングを必要とせずに所望のパター
ンの配線を容易に得ることができ、微細化にとって有利
となる。
た配線構造とすることができる。即ち、第１図のように
、所定パターンの接着層１１を形成し、この接着層上に
のみ自己整合的に主配線層１２を形成するので、主配線
のメタル１２のエツチングを必要とせずに所望のパター
ンの配線を容易に得ることができ、微細化にとって有利
となる。
次に、本実施例による半導体装置の製造方法を第３図に
ついて説明する。
ついて説明する。
第３Ａ図〜第３Ｃ図の工程は第６Ａ図〜第６Ｃ図の工程
とほぼ同様であるので、その説明は省略する。
とほぼ同様であるので、その説明は省略する。
次に、第３Ｄ図のように、所定領域を例えばフォトレジ
スト３ｏで覆い、所定のパターニングを行って、第３Ｅ
図に示すように、接着層（例えばＴ ｉ Ｗ ：厚さ１
００〜１０００人、更に好ましくは５００〜６００人）
１１を所定パターンに形成する。そして、第３Ｆ図のよ
うに、ＣＶ Ｄ Ｓ ｅｌｅｃｔｉｖｅ −Ｗ法によっ
て接着層１１上に、そのパターンに追随させてＷ層（主
配線層：厚さ３０００〜２００００人、更に好ましくは
５０００〜１００００人）１２を自己整合的に形成する
。
スト３ｏで覆い、所定のパターニングを行って、第３Ｅ
図に示すように、接着層（例えばＴ ｉ Ｗ ：厚さ１
００〜１０００人、更に好ましくは５００〜６００人）
１１を所定パターンに形成する。そして、第３Ｆ図のよ
うに、ＣＶ Ｄ Ｓ ｅｌｅｃｔｉｖｅ −Ｗ法によっ
て接着層１１上に、そのパターンに追随させてＷ層（主
配線層：厚さ３０００〜２００００人、更に好ましくは
５０００〜１００００人）１２を自己整合的に形成する
。
上記した製造プロセスから明らかなように、本例による
デバイス及びその製造方法では、第３Ｆ図に示したよう
にＣＶＤでＷを堆積させるのみで、接着層１１上に同一
パターンにＷ１２を被着させることができる（接着層１
１のないところにはＷは付かない）ので、メタル（Ｗ配
線）のエツチングが必要なくなり、非常に平坦で薄い接
着層１１をエツチングする（第３Ｅ図参照）のみで足り
る。
デバイス及びその製造方法では、第３Ｆ図に示したよう
にＣＶＤでＷを堆積させるのみで、接着層１１上に同一
パターンにＷ１２を被着させることができる（接着層１
１のないところにはＷは付かない）ので、メタル（Ｗ配
線）のエツチングが必要なくなり、非常に平坦で薄い接
着層１１をエツチングする（第３Ｅ図参照）のみで足り
る。
従って、何ら新しい技術を必要とせずに従来と同様のエ
ツチング技術で容易にデバイスを製作できる。
ツチング技術で容易にデバイスを製作できる。
従って、表面が非常に平坦な接着層１１のみをエツチン
グすればよいから、マスクアラインメントのずれやＳｉ
ｎ、層の荒れの問題も生じなくなり、さらにアンダーカ
ットもほとんどなくすことができる。
グすればよいから、マスクアラインメントのずれやＳｉ
ｎ、層の荒れの問題も生じなくなり、さらにアンダーカ
ットもほとんどなくすことができる。
また、コンタクト４の底部に露出したＳｔ（即ち、Ｎ十
型拡散領域２２）を接着層１１で覆っているので、Ｗを
堆積する際にＳｉを消費することがなくなり、ＰＮ接合
の破壊によって起こるリーク電流を心配する必要もない
。
型拡散領域２２）を接着層１１で覆っているので、Ｗを
堆積する際にＳｉを消費することがなくなり、ＰＮ接合
の破壊によって起こるリーク電流を心配する必要もない
。
また、コンタクト４内を接着層（ＴｉＷ）１１で覆って
いるので、Ｗ１２の成長がコンタクト４の底部からだけ
ではなく、その側壁からも始まる。
いるので、Ｗ１２の成長がコンタクト４の底部からだけ
ではなく、その側壁からも始まる。
従って、Ｗの堆積に要する時間が短縮できる。実際に、
１μｍ径で１μｍの深さのコンタクトホールでは、接着
層がある場合のＷの堆積時間は、接着層がない場合の約
半分の時間で済んでしまう。
１μｍ径で１μｍの深さのコンタクトホールでは、接着
層がある場合のＷの堆積時間は、接着層がない場合の約
半分の時間で済んでしまう。
第４図は他の実施例を示すものであって、コンタクトホ
ールを形成していない他は第１図の例と略同様である。
ールを形成していない他は第１図の例と略同様である。
即ち、Ｐ型シリコン基板１上にＳｔｏ、層３が形成され
、このＳｉｎ、層上に所定パターンに接着層１１が形成
されていて、さらに、この接着層１１上にのみ上述した
と同様にして自己整合的に主配線層（Ｗ）１２が形成さ
れている。
、このＳｉｎ、層上に所定パターンに接着層１１が形成
されていて、さらに、この接着層１１上にのみ上述した
と同様にして自己整合的に主配線層（Ｗ）１２が形成さ
れている。
従って、上記した第１の実施例と同様の利点があると共
に、デバイスの微細化も促進できる。また、第４図の構
造は、いわゆる多層配線にも勿論採用できる。
に、デバイスの微細化も促進できる。また、第４図の構
造は、いわゆる多層配線にも勿論採用できる。
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基づいて更に変形可能である。
思想に基づいて更に変形可能である。
例えば上述の接着層及びその接着層上の主配線層のパタ
ーンは種々変形できるし、その材質も適宜のもの（例え
ば接着層はＷ Ｓ ｔ ｚ 、Ｔ ｉ／Ｗ、ポリシリコ
ン等、また主配線層はタングステンシリサイド等）を用
いることができる。
ーンは種々変形できるし、その材質も適宜のもの（例え
ば接着層はＷ Ｓ ｔ ｚ 、Ｔ ｉ／Ｗ、ポリシリコ
ン等、また主配線層はタングステンシリサイド等）を用
いることができる。
また、上述の接着層及び主配線層の形成方法もＣＶＤの
他適宜の方法、例えばスバフタ法を採用できる。なお、
本発明は上述のデバイス以外にも例えばＲＡＭ （Ｒａ
ｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等にも勿論適
用可能であり、その適用範囲は広く、またその適用箇所
は配線層を形成する箇所であればどのような所であって
もよい。
他適宜の方法、例えばスバフタ法を採用できる。なお、
本発明は上述のデバイス以外にも例えばＲＡＭ （Ｒａ
ｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等にも勿論適
用可能であり、その適用範囲は広く、またその適用箇所
は配線層を形成する箇所であればどのような所であって
もよい。
へ１発明の作用効果
本発明は上述したように、所定パターンに形成した接着
層上にのみ自己整合的に主配線層を形成して配線を構成
しているので、主配線層のパターニングが不要となり、
所望のパターンの配線を容易に得ることができる。しか
も、マスクアラインメントのずれ等もな（なるから、半
導体装置の微細化も図ることができ、更に下地に接着層
を設けているために半導体材料の消費を防止し、主配線
層の形成も容易となる。
層上にのみ自己整合的に主配線層を形成して配線を構成
しているので、主配線層のパターニングが不要となり、
所望のパターンの配線を容易に得ることができる。しか
も、マスクアラインメントのずれ等もな（なるから、半
導体装置の微細化も図ることができ、更に下地に接着層
を設けているために半導体材料の消費を防止し、主配線
層の形成も容易となる。
第１図〜第４図は本発明の実施例を示すものであって、
第１図はマスクＲＯＭの要部断面図（第２図（Ａ）の１
−１線矢視断面図）、 第２図（Ａ）はマスクＲＯＭの要部平面図、第２図（Ｂ
）はその等価回路図、 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図は第１図のデバイスの製造方法を主要段階につ
いて順次示す各断面図、第４図は他の例のデバイスの断
面図 である。 第５図及び第６図は従来例を示すものであって、第５Ａ
図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、第５Ｆ
図はＳ ｅｌｅｃｔｉｖｅ −Ｗによるデバイスの製造
方法を主要段階について順次示す各断面図、 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図はＢ １ａｎｋｅｔ −Ｗによるデバイスの製
造方法を主要段階について順次示す各断面図 である。 なお、図面に示す符号において、 １ ・・・・半導体基体（Ｐ型半導体基板）２．２
２・・・・Ｎ中型半導体領域（ドレイン領域）３
・・・・絶縁層（ＳｉＯｘ層）４ ・・・・コンタ
クトホール ５ ・・・・Ｗ層 ６．９．１２ 主配線層ＣＡｌ或いはＷ） ７．１１・・・・接着層（ＴｉＷ） Ｂ ・・・・ビットライン Ｗｌ、Ｗ２ ・ ・ ・ワード線 である。
−１線矢視断面図）、 第２図（Ａ）はマスクＲＯＭの要部平面図、第２図（Ｂ
）はその等価回路図、 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図は第１図のデバイスの製造方法を主要段階につ
いて順次示す各断面図、第４図は他の例のデバイスの断
面図 である。 第５図及び第６図は従来例を示すものであって、第５Ａ
図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、第５Ｆ
図はＳ ｅｌｅｃｔｉｖｅ −Ｗによるデバイスの製造
方法を主要段階について順次示す各断面図、 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図はＢ １ａｎｋｅｔ −Ｗによるデバイスの製
造方法を主要段階について順次示す各断面図 である。 なお、図面に示す符号において、 １ ・・・・半導体基体（Ｐ型半導体基板）２．２
２・・・・Ｎ中型半導体領域（ドレイン領域）３
・・・・絶縁層（ＳｉＯｘ層）４ ・・・・コンタ
クトホール ５ ・・・・Ｗ層 ６．９．１２ 主配線層ＣＡｌ或いはＷ） ７．１１・・・・接着層（ＴｉＷ） Ｂ ・・・・ビットライン Ｗｌ、Ｗ２ ・ ・ ・ワード線 である。
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主面上に所定パターンに形成された
接着層と、この接着層上にのみ自己整合的に形成された
主配線層とによって構成された配線を有する半導体装置
。 ２、半導体基体の一主面上に接着層を形成する工程と、
この接着層をパターニングする工程と、このパターニン
グされた接着層上にこの接着層のパターンに追随させて
自己整合的に主配線層を形成する工程とを有する半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24869788A JPH0296331A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24869788A JPH0296331A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296331A true JPH0296331A (ja) | 1990-04-09 |
Family
ID=17181990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24869788A Pending JPH0296331A (ja) | 1988-09-30 | 1988-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5729497B1 (ja) * | 2014-02-04 | 2015-06-03 | トヨタ自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
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-
1988
- 1988-09-30 JP JP24869788A patent/JPH0296331A/ja active Pending
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| US9614039B2 (en) | 2014-02-04 | 2017-04-04 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method of manufacturing semiconductor device |
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