JPH0298159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0298159A JPH0298159A JP25156888A JP25156888A JPH0298159A JP H0298159 A JPH0298159 A JP H0298159A JP 25156888 A JP25156888 A JP 25156888A JP 25156888 A JP25156888 A JP 25156888A JP H0298159 A JPH0298159 A JP H0298159A
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- silicon
- charge
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
内部に空間電荷を形成した絶縁膜からなる素子間分離領
域の形成方法に関し、 素子間分離を完全にして界面リークを防止することを目
的とし、 一導電型シリコン基板の表面を酸化して第１の酸化シリ
コン膜を生成し、該第１の酸化シリコン膜内に反対導電
型の電荷を形成する工程、次いで、該第１の酸化シリコ
ン膜上に多結晶シリコン膜を被着し、該多結晶シリコン
膜上に素子間分離形成領域を選択的に開口した窒化シリ
コン膜を形成する工程、 次いで、該窒化シリコン膜をマスクとして開口部の前記
多結晶シリコン膜と前記一導電型シリコン基板面、また
は前記多結晶シリコン膜のみを酸化して、前記第１の酸
化シリコン膜を含む酸化シリコン膜からなる素子間分離
絶縁膜を形成する工程、次いで、窒化シリコン膜を除去
し、更に、該窒化シリコン膜下の多結晶、シリコン膜と
該多結晶シリコン膜下の第１の酸化シリコン膜とを除去
する工程が含まれてなることを特徴とする。
域の形成方法に関し、 素子間分離を完全にして界面リークを防止することを目
的とし、 一導電型シリコン基板の表面を酸化して第１の酸化シリ
コン膜を生成し、該第１の酸化シリコン膜内に反対導電
型の電荷を形成する工程、次いで、該第１の酸化シリコ
ン膜上に多結晶シリコン膜を被着し、該多結晶シリコン
膜上に素子間分離形成領域を選択的に開口した窒化シリ
コン膜を形成する工程、 次いで、該窒化シリコン膜をマスクとして開口部の前記
多結晶シリコン膜と前記一導電型シリコン基板面、また
は前記多結晶シリコン膜のみを酸化して、前記第１の酸
化シリコン膜を含む酸化シリコン膜からなる素子間分離
絶縁膜を形成する工程、次いで、窒化シリコン膜を除去
し、更に、該窒化シリコン膜下の多結晶、シリコン膜と
該多結晶シリコン膜下の第１の酸化シリコン膜とを除去
する工程が含まれてなることを特徴とする。
本発明は半導体装置の製造方法にかかり、特に内部に空
間電荷を形成した絶縁膜からなる素子間分離領域の形成
方法に関する。
間電荷を形成した絶縁膜からなる素子間分離領域の形成
方法に関する。
従来よりＬＳＩなどの半導体装置における素子間分離（
アイソレーション； １ｓｏｌａｔｉｏｎ ）方法とし
てＬＯＣＯ３法と呼ばれる選択酸化法が汎用されている
が、このようなＬＯＣＯ３法による分離絶縁膜は素子間
分離を完全にして界面リークを防止するために、分離絶
縁膜に接する半導体基板面に高不純物濃度層からなるチ
ャネルカット層を形成する方法が採られている。
アイソレーション； １ｓｏｌａｔｉｏｎ ）方法とし
てＬＯＣＯ３法と呼ばれる選択酸化法が汎用されている
が、このようなＬＯＣＯ３法による分離絶縁膜は素子間
分離を完全にして界面リークを防止するために、分離絶
縁膜に接する半導体基板面に高不純物濃度層からなるチ
ャネルカット層を形成する方法が採られている。
しかし、このチャネルカット層はその後のデバイス形成
工程の熱処理によって拡散して素子形成領域の面積を圧
迫し、そのために半導体デバイスの微細化、高集積化が
阻害されると云う問題がある。また、チャネルカット層
から硼素など不純物の浸み出しのためにｖｔｈ（Ｌきい
値）が変動する等の素子特性への悪影響（狭チャネル効
果と云う）がある。
工程の熱処理によって拡散して素子形成領域の面積を圧
迫し、そのために半導体デバイスの微細化、高集積化が
阻害されると云う問題がある。また、チャネルカット層
から硼素など不純物の浸み出しのためにｖｔｈ（Ｌきい
値）が変動する等の素子特性への悪影響（狭チャネル効
果と云う）がある。
発明者らはそのような高不純物濃度からなるチャネルカ
ット層を形成することな（、半導体基板面でのチャネル
生成を防止する素子間絶縁分離構造を提案した（特願昭
６２−３１９６４２号参照）。第３図はその素子間絶縁
分離構造の断面図を示しており、図中の１はｐ型シリコ
ン基板、２は５ｉ０２ （酸化シリコン）膜からなる
分離絶縁膜、３は分離絶縁膜中の負（−）電荷、４は電
荷３によって誘起された正（＋）電荷の誘起電荷蓄積層
、５はＭＯＳデバイス素子である。即ち、本発明に関わ
りある素子間絶縁分離構造は分離絶縁膜２に基板とは反
対導電型の電荷３を内蔵させて、内部に空間電荷を形成
し、この空間電荷層によってシリコン基板の分離絶縁膜
２に接する部分に基板と同一導電型の電荷を誘起させ、
かくして、従来の高不純物濃度からなるチャネルカット
層を形成したと同様の効果を与えている。
ット層を形成することな（、半導体基板面でのチャネル
生成を防止する素子間絶縁分離構造を提案した（特願昭
６２−３１９６４２号参照）。第３図はその素子間絶縁
分離構造の断面図を示しており、図中の１はｐ型シリコ
ン基板、２は５ｉ０２ （酸化シリコン）膜からなる
分離絶縁膜、３は分離絶縁膜中の負（−）電荷、４は電
荷３によって誘起された正（＋）電荷の誘起電荷蓄積層
、５はＭＯＳデバイス素子である。即ち、本発明に関わ
りある素子間絶縁分離構造は分離絶縁膜２に基板とは反
対導電型の電荷３を内蔵させて、内部に空間電荷を形成
し、この空間電荷層によってシリコン基板の分離絶縁膜
２に接する部分に基板と同一導電型の電荷を誘起させ、
かくして、従来の高不純物濃度からなるチャネルカット
層を形成したと同様の効果を与えている。
この電荷３は金属不純物を導入したり、イオン注入によ
って欠陥を生じさせる等によって形成されるが、このよ
うな構成は従来のようなチャネルカット層に起因する素
子形成領域の圧迫が起こらず、且つ、素子特性を安定に
できる利点のあるものである。
って欠陥を生じさせる等によって形成されるが、このよ
うな構成は従来のようなチャネルカット層に起因する素
子形成領域の圧迫が起こらず、且つ、素子特性を安定に
できる利点のあるものである。
次に、第４図＋ａ）〜（ｅ）は第３図に示す構造の従来
の形成方法の工程順断面図を示しており、その概要を順
を追って説明すると、 第４図（ａ）参照；ｐ型シリコン基板１上に５ｉ０２膜
６ （膜厚１０００人）を熱酸化して生成し、その上に
Ｓｔ、３ Ｎ４膜７ （膜厚１ｏｏｏ人）を被着し、そ
のＳｉ３Ｎ４膜７をフォトプロセスによって選択的にエ
ツチング除去して分離絶縁膜の形成領域を開口８する。
の形成方法の工程順断面図を示しており、その概要を順
を追って説明すると、 第４図（ａ）参照；ｐ型シリコン基板１上に５ｉ０２膜
６ （膜厚１０００人）を熱酸化して生成し、その上に
Ｓｔ、３ Ｎ４膜７ （膜厚１ｏｏｏ人）を被着し、そ
のＳｉ３Ｎ４膜７をフォトプロセスによって選択的にエ
ツチング除去して分離絶縁膜の形成領域を開口８する。
第４図（ｂ）参照；次いで、開口８にアルミニウム（Ａ
Ｉ）をイオン注入する。そうすると、ＡＩ′ｌＪ＜５ｉ
０２膜６中で負（−）に固定した電荷３になる。
Ｉ）をイオン注入する。そうすると、ＡＩ′ｌＪ＜５ｉ
０２膜６中で負（−）に固定した電荷３になる。
第４図（Ｃ）参照；次いで、Ｓｉ３Ｎ４膜７をマスクと
して高温熱酸化して５ｉ０２膜からなる分離絶縁膜２
（膜厚６０００人程度シリ生成する。そうすると、電荷
３に対応した正（＋）電荷の誘起電荷蓄積層４が形成さ
れる。この工程が公知のＬＯＣＯ３法による分離絶縁膜
の形成法に当たる。
して高温熱酸化して５ｉ０２膜からなる分離絶縁膜２
（膜厚６０００人程度シリ生成する。そうすると、電荷
３に対応した正（＋）電荷の誘起電荷蓄積層４が形成さ
れる。この工程が公知のＬＯＣＯ３法による分離絶縁膜
の形成法に当たる。
第４図（ｄｌ参照；次いで、Ｓｉ３Ｎ４膜７およびＳｉ
Ｏ２膜６をエツチング除去する。この時、Ｓｉ３Ｎ４膜
７は熱燐酸によるウェットエツチングで除去し、５ｉ０
２膜６は弗酸によるウェットエツチングで全面エツチン
グ（ウォッシュアウトと云う）して除去する。
Ｏ２膜６をエツチング除去する。この時、Ｓｉ３Ｎ４膜
７は熱燐酸によるウェットエツチングで除去し、５ｉ０
２膜６は弗酸によるウェットエツチングで全面エツチン
グ（ウォッシュアウトと云う）して除去する。
第４図（ｅｌ参照；次いで、素子形成領域にＭＯＳデバ
イス素子５を通常のトランジスタ形成法によって形成す
る。
イス素子５を通常のトランジスタ形成法によって形成す
る。
ところが、上記の形成方法によれば次のような問題点が
ある。まず、その一つは電荷３がシリコン基板と分離絶
縁膜どの界面から離れた分離絶縁膜の表面部分に位置す
るために、界面における電荷３の及ぼす影響が弱くなっ
て、誘起電荷蓄積層４の形成が不十分になり、完全な素
子分離が得られないと云う問題である。
ある。まず、その一つは電荷３がシリコン基板と分離絶
縁膜どの界面から離れた分離絶縁膜の表面部分に位置す
るために、界面における電荷３の及ぼす影響が弱くなっ
て、誘起電荷蓄積層４の形成が不十分になり、完全な素
子分離が得られないと云う問題である。
もう一つの問題はＳｉ３Ｎ４膜７をエツチング除去した
後、５ｉ０２膜６を全面的にエツチング除去する、所謂
、ウォッシュアウト（ｗａｓｈ ｏｕｔ）をおこなう工
程（第４図（ｄ）参照）にあり、ウォッシュアウトは汚
れたＳｉＯ□膜６を一旦除去して新しい５ｉ０２膜を形
成して、例えば、それをゲート絶縁膜にするためである
が、そのウォッシュアウト工程において分離絶縁膜２も
表面がエツチング除去され、その際に分離絶縁膜２の表
面に存在する電荷３が除去される危険率が高いと云うこ
とである。
後、５ｉ０２膜６を全面的にエツチング除去する、所謂
、ウォッシュアウト（ｗａｓｈ ｏｕｔ）をおこなう工
程（第４図（ｄ）参照）にあり、ウォッシュアウトは汚
れたＳｉＯ□膜６を一旦除去して新しい５ｉ０２膜を形
成して、例えば、それをゲート絶縁膜にするためである
が、そのウォッシュアウト工程において分離絶縁膜２も
表面がエツチング除去され、その際に分離絶縁膜２の表
面に存在する電荷３が除去される危険率が高いと云うこ
とである。
本発明はこのような問題点を除去し、素子間分離を完全
にして界面リークを防止することを目的とした半導体装
置の製造方法を提案するものである。
にして界面リークを防止することを目的とした半導体装
置の製造方法を提案するものである。
その目的は、一導電型シリコン基板の表面を酸化して第
１の酸化シリコン膜を生成し、該第１の酸化シリコン膜
内に反対導電型の電荷を形成する工程、 次いで、該第１の酸化シリコン膜上に多結晶シリコン膜
を被着し、該多結晶シリコン膜上に素子間分離形成領域
を選択的に開口した窒化シリコン膜を形成する工程、 次いで、該窒化シリコン膜をマスクとして開口部の前記
多結晶シリコン膜と前記一導電型シリコン基板面、また
は前記多結晶シリコン膜のみを酸化して、前記第１の酸
化シリコン膜を含む酸化シリコン膜からなる素子間分離
絶縁膜を形成する工程、次いで、窒化シリコン膜を除去
し、更に、該窒化シリコン膜下の多結晶シリコン膜と該
多結晶シリコン膜下の第１の酸化シリコン膜とを除去す
る工程が含まれる半導体装置の製造方法によって達成さ
れる。
１の酸化シリコン膜を生成し、該第１の酸化シリコン膜
内に反対導電型の電荷を形成する工程、 次いで、該第１の酸化シリコン膜上に多結晶シリコン膜
を被着し、該多結晶シリコン膜上に素子間分離形成領域
を選択的に開口した窒化シリコン膜を形成する工程、 次いで、該窒化シリコン膜をマスクとして開口部の前記
多結晶シリコン膜と前記一導電型シリコン基板面、また
は前記多結晶シリコン膜のみを酸化して、前記第１の酸
化シリコン膜を含む酸化シリコン膜からなる素子間分離
絶縁膜を形成する工程、次いで、窒化シリコン膜を除去
し、更に、該窒化シリコン膜下の多結晶シリコン膜と該
多結晶シリコン膜下の第１の酸化シリコン膜とを除去す
る工程が含まれる半導体装置の製造方法によって達成さ
れる。
即ち、本発明は電荷を注入した酸化シリコン膜（第１の
酸化シリコン膜）が分離絶縁膜（素子間分離絶縁膜）の
下部に位置するように、電荷を生成した酸化シリコン膜
の上に多結晶シリコン膜を積層し、その多結晶シリコン
膜を酸化させて分離絶縁膜を生成する。
酸化シリコン膜）が分離絶縁膜（素子間分離絶縁膜）の
下部に位置するように、電荷を生成した酸化シリコン膜
の上に多結晶シリコン膜を積層し、その多結晶シリコン
膜を酸化させて分離絶縁膜を生成する。
そうすれば、電荷がシリコン基板と分離絶縁膜との界面
の近くに形成されるために、界面における電荷による電
界が大きくなって、十分な誘起電荷蓄積層４が形成され
、且つ、このような分離絶縁膜の下部に設けた電荷はウ
ォッシュアウトによっても除去されない。
の近くに形成されるために、界面における電荷による電
界が大きくなって、十分な誘起電荷蓄積層４が形成され
、且つ、このような分離絶縁膜の下部に設けた電荷はウ
ォッシュアウトによっても除去されない。
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａｌ〜（ｆｌは本発明にかかる形成方法（１）
の工程順断面図で、順を追って説明する。
の工程順断面図で、順を追って説明する。
第１図（ａｌ参照；ｐ型シリコン基板１上に５ｉ０２膜
１１（膜厚１０００人；第１の酸化シリコン膜）を熱酸
化して生成し、その５ｉ０２膜中に例えば、アルミニウ
ム（ＡＩ）をイオン注入する。イオン注入条件はドーズ
量Ｉ Ｘ １０ ′４／ｃｉ 、加速電圧３０Ｋｅν程
度にする。そうすると、ＡＩが５ｉ０２膜１１中で負（
−）の電荷３になり、その電荷３に対応した十電荷の誘
起電荷蓄積層４が形成される。
１１（膜厚１０００人；第１の酸化シリコン膜）を熱酸
化して生成し、その５ｉ０２膜中に例えば、アルミニウ
ム（ＡＩ）をイオン注入する。イオン注入条件はドーズ
量Ｉ Ｘ １０ ′４／ｃｉ 、加速電圧３０Ｋｅν程
度にする。そうすると、ＡＩが５ｉ０２膜１１中で負（
−）の電荷３になり、その電荷３に対応した十電荷の誘
起電荷蓄積層４が形成される。
第１図（ｂｌ参照；次いで、ＣＶＤ法によって多結晶シ
リコン膜（膜厚１０００人）１２を被着し、更に、その
上面にＳｉ３Ｎ４膜１３（膜厚１０００人）を被着する
。
リコン膜（膜厚１０００人）１２を被着し、更に、その
上面にＳｉ３Ｎ４膜１３（膜厚１０００人）を被着する
。
第１図ｔｃ＋参照；次いで、そのＳｉ３Ｎ４膜１３をフ
ォトプロセスによって選択的にエツチング除去して分離
絶縁膜の形成領域を開口１４する。
ォトプロセスによって選択的にエツチング除去して分離
絶縁膜の形成領域を開口１４する。
第１図（ｄ）参照；次いで、Ｓｉ３Ｎ４膜１３をマスク
にして９００℃程度の酸化雰囲気中で高温熱酸化して５
ｉ０２膜からなる分離絶縁膜２゛を生成する。その時、
開口１４シた部分の多結晶シリコン膜１２はすべて酸化
して５ｉ０２膜が生成され、更に、開口１４した部分の
シリコン基板１面も一部酸化して、合計膜厚４０００人
程度シリｉ０２膜からなる分離絶縁膜２°が形成される
。
にして９００℃程度の酸化雰囲気中で高温熱酸化して５
ｉ０２膜からなる分離絶縁膜２゛を生成する。その時、
開口１４シた部分の多結晶シリコン膜１２はすべて酸化
して５ｉ０２膜が生成され、更に、開口１４した部分の
シリコン基板１面も一部酸化して、合計膜厚４０００人
程度シリｉ０２膜からなる分離絶縁膜２°が形成される
。
第１図ｔｅ＋参照；次いで、Ｓｉ３ Ｎ４膜１３を熱燐
酸によってエツチング除去し、次に、Ｓｉ３Ｎ４膜１３
下の多結晶シリコン膜１２をフレオンと酸素の混合ガス
を用いたドライエンチングによってエツチング除去し、
更に、５ｉ０２膜１１を弗酸によるウェットエツチング
（ウォッシュアウト）によって除去する。その際、ウォ
ッシュアウトによって分離絶縁１１ｉ２’の表面もエツ
チングされるが、電荷３は下部に位置しているために電
荷３の消失は起こらない。
酸によってエツチング除去し、次に、Ｓｉ３Ｎ４膜１３
下の多結晶シリコン膜１２をフレオンと酸素の混合ガス
を用いたドライエンチングによってエツチング除去し、
更に、５ｉ０２膜１１を弗酸によるウェットエツチング
（ウォッシュアウト）によって除去する。その際、ウォ
ッシュアウトによって分離絶縁１１ｉ２’の表面もエツ
チングされるが、電荷３は下部に位置しているために電
荷３の消失は起こらない。
第１図（ｆｌ参照；次いで、素子形成領域にＭＯＳデバ
イス素子５を通常の形成方法によって形成する。
イス素子５を通常の形成方法によって形成する。
このような形成方法によれば、電荷消失の心配がなく、
且つ、電荷３はシリコン基板と分離絶縁ＰＩとの界面近
くに位置するために電界が大きくなって、十分な誘起電
荷蓄積層４が形成されて十分な素子分離が得られる。
且つ、電荷３はシリコン基板と分離絶縁ＰＩとの界面近
くに位置するために電界が大きくなって、十分な誘起電
荷蓄積層４が形成されて十分な素子分離が得られる。
次に、第２図［ａ）〜（ｆ）は本発明にかかる形成方法
（Ｉｔ）の工程順断面図である。
（Ｉｔ）の工程順断面図である。
第２図（δ）参照；上記例と同様に、ｐ型シリコン基板
１上に５ｉ０２膜１１ （膜厚１０００人；第１の酸化
シリコン膜）を熱酸化して生成し、その５ｉ０２膜中に
アルミニウム（八１）をイオン注入する。そうすると、
Ａノが５ｉ０２欣１】中で負（−）の電荷３になり、そ
の電荷３に対応した十電荷の誘起電荷蓄積Ｎ４が形成さ
れる。
１上に５ｉ０２膜１１ （膜厚１０００人；第１の酸化
シリコン膜）を熱酸化して生成し、その５ｉ０２膜中に
アルミニウム（八１）をイオン注入する。そうすると、
Ａノが５ｉ０２欣１】中で負（−）の電荷３になり、そ
の電荷３に対応した十電荷の誘起電荷蓄積Ｎ４が形成さ
れる。
第２図（ｂｌ参照；次いで、ＣＶＤ法によって多結晶シ
リコン膜（膜厚２０００人）２２を被着し、更に、その
上面にＳｉ３Ｎ４膜１３（膜厚１０００人）を被着する
。
リコン膜（膜厚２０００人）２２を被着し、更に、その
上面にＳｉ３Ｎ４膜１３（膜厚１０００人）を被着する
。
本例が前例と異なる点は多結晶シリコン膜２２の膜厚を
２０００人と前例の１０００人よりも厚く被着すること
にある。
２０００人と前例の１０００人よりも厚く被着すること
にある。
第２図（Ｃ１参照；次いで、そのＳｉ３Ｎ４膜１３をフ
ォトプロセスによって選択的にエツチング除去して分離
絶縁膜の形成領域を開口１４する。
ォトプロセスによって選択的にエツチング除去して分離
絶縁膜の形成領域を開口１４する。
第２図（ｄ）参照；次いで、Ｓｉ３Ｎ４膜１３をマスク
にして高温熱酸化して５ｉ０２膜からなる分離絶縁膜２
′′を生成する。その時、開口１４シた部分の多結晶シ
リコン膜２２をすべて酸化して５ｉ０２膜を生成し、合
計膜厚４０００人程度シリｉ０２膜からなる分離絶縁膜
２パを形成する。この時、第１図で説明した実施例では
シリコン基板１面も一部酸化していたが、本例ではシリ
コン基板は酸化せずに、多結晶シリコン膜のみ酸化する
。そのために、電荷３は最底部に位置することになる。
にして高温熱酸化して５ｉ０２膜からなる分離絶縁膜２
′′を生成する。その時、開口１４シた部分の多結晶シ
リコン膜２２をすべて酸化して５ｉ０２膜を生成し、合
計膜厚４０００人程度シリｉ０２膜からなる分離絶縁膜
２パを形成する。この時、第１図で説明した実施例では
シリコン基板１面も一部酸化していたが、本例ではシリ
コン基板は酸化せずに、多結晶シリコン膜のみ酸化する
。そのために、電荷３は最底部に位置することになる。
なお、下層のシリコン基板を酸化するか、否かは高温熱
酸化時間の調整によっておこなうことができる。
酸化時間の調整によっておこなうことができる。
第２図（ｅｌ参照；次いで、Ｓｉ３ Ｎ４膜１３を熱燐
酸によってエツチング除去し、次に、残存している多結
晶シリコン膜２２をフレオンと酸素の混合ガスを用いた
ドライエツチングによってエツチング除去し、更に、分
離絶縁膜の形成領域以外の５ｉ０２膜１１をウォッシュ
アウトによって除去する。その際、ウォッシュアウトに
よって分離絶縁膜２″の表面もエツチングされるが、電
荷３の消失はない。
酸によってエツチング除去し、次に、残存している多結
晶シリコン膜２２をフレオンと酸素の混合ガスを用いた
ドライエツチングによってエツチング除去し、更に、分
離絶縁膜の形成領域以外の５ｉ０２膜１１をウォッシュ
アウトによって除去する。その際、ウォッシュアウトに
よって分離絶縁膜２″の表面もエツチングされるが、電
荷３の消失はない。
第２図げ）参照；次いで、素子形成領域にＭＯＳデバイ
ス素子５を通常の形成方法によって形成する。
ス素子５を通常の形成方法によって形成する。
この第２図に説明した実施例によれば電荷はシリコン基
板と分離絶縁膜との界面に接して形成されるために一層
電界が大きくなって、誘起電荷蓄積層４の形成が更に十
分となる。
板と分離絶縁膜との界面に接して形成されるために一層
電界が大きくなって、誘起電荷蓄積層４の形成が更に十
分となる。
なお、上記の実施例はＬＯＣＯ３法による素子分離領域
の形成方法で説明したが、トレンチ（溝； ｔｒ６ｎｃ
ｈ）による素子分離領域の形成方法などにも適用できる
ことは云うまでもない。
の形成方法で説明したが、トレンチ（溝； ｔｒ６ｎｃ
ｈ）による素子分離領域の形成方法などにも適用できる
ことは云うまでもない。
以上の説明から明らかなように、本発明にかかる形成方
法によれば高不純物濃度層からなるチャネルカント層が
不用となるので、そのために素子形成領域の面積が圧迫
される弊害がなくなり、また、狭チャネル効果も軽減さ
れ、且つ、近接電荷による強い電９９９９９８８に、界
面に十分な誘起電荷蓄積層がされ、素子分離が十分にな
る。加えて、本発明にかかる形成方法は多結晶シリコン
膜を酸化して分離絶縁膜を形成する方法であるから、バ
ーズビーク発生部分でのシリコン基板に与えるストレス
が緩和され、そのストレス緩和によってリーク電流が一
層低減される効果も得られる。
法によれば高不純物濃度層からなるチャネルカント層が
不用となるので、そのために素子形成領域の面積が圧迫
される弊害がなくなり、また、狭チャネル効果も軽減さ
れ、且つ、近接電荷による強い電９９９９９８８に、界
面に十分な誘起電荷蓄積層がされ、素子分離が十分にな
る。加えて、本発明にかかる形成方法は多結晶シリコン
膜を酸化して分離絶縁膜を形成する方法であるから、バ
ーズビーク発生部分でのシリコン基板に与えるストレス
が緩和され、そのストレス緩和によってリーク電流が一
層低減される効果も得られる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は本発明にかかる形成方法（１）
の工程順断面図、 第２図ｆａｒ〜（ｆｌは本発明にかかる形成方法（ＩＩ
）の工程順断面図、 第３図は素子間分離構造の断面図、 第４図（ａｌ〜！ｅ＋は従来の形成方法の工程順断面図
である。 図において、 １はｐ型シリコン基板、 ２．２°、２″は分離絶縁膜、 ３は電荷、 ４は誘起電荷蓄積層、 ５はＭＯＳデバイス素子、 ６は５ｉ０２膜、 ７はＳｉ３ Ｎ４膜、 ８．１４は開口、 １１は５ｉ０２膜（第１の酸化シリコン膜）１２、２２
は多結晶シリコン膜、 １３はＳｉ３ Ｎ４膜 を示している。 事づ向今籠構造の断面図 第３図 従ｆ−１１１ｆｆ４／へ方シにりニオｒｌＹｅ度１面の
第４図
の工程順断面図、 第２図ｆａｒ〜（ｆｌは本発明にかかる形成方法（ＩＩ
）の工程順断面図、 第３図は素子間分離構造の断面図、 第４図（ａｌ〜！ｅ＋は従来の形成方法の工程順断面図
である。 図において、 １はｐ型シリコン基板、 ２．２°、２″は分離絶縁膜、 ３は電荷、 ４は誘起電荷蓄積層、 ５はＭＯＳデバイス素子、 ６は５ｉ０２膜、 ７はＳｉ３ Ｎ４膜、 ８．１４は開口、 １１は５ｉ０２膜（第１の酸化シリコン膜）１２、２２
は多結晶シリコン膜、 １３はＳｉ３ Ｎ４膜 を示している。 事づ向今籠構造の断面図 第３図 従ｆ−１１１ｆｆ４／へ方シにりニオｒｌＹｅ度１面の
第４図
Claims (1)
- 【特許請求の範囲】 一導電型シリコン基板の表面を酸化して第１の酸化シリ
コン膜を生成し、該第１の酸化シリコン膜内に反対導電
型の電荷を形成する工程、 次いで、該第１の酸化シリコン膜上に多結晶シリコン膜
を被着し、該多結晶シリコン膜上に素子間分離形成領域
を選択的に開口した窒化シリコン膜を形成する工程、 次いで、該窒化シリコン膜をマスクとして開口部の前記
多結晶シリコン膜と前記一導電型シリコン基板面、また
は前記多結晶シリコン膜のみを酸化して、前記第１の酸
化シリコン膜を含む酸化シリコン膜からなる素子間分離
絶縁膜を形成する工程、次いで、窒化シリコン膜を除去
し、更に、該窒化シリコン膜下の多結晶シリコン膜と該
多結晶シリコン膜下の第１の酸化シリコン膜とを除去す
る工程が含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25156888A JPH0298159A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25156888A JPH0298159A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298159A true JPH0298159A (ja) | 1990-04-10 |
Family
ID=17224752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25156888A Pending JPH0298159A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298159A (ja) |
-
1988
- 1988-10-04 JP JP25156888A patent/JPH0298159A/ja active Pending
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