JPH0298166A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
- Publication number
- JPH0298166A JPH0298166A JP63251295A JP25129588A JPH0298166A JP H0298166 A JPH0298166 A JP H0298166A JP 63251295 A JP63251295 A JP 63251295A JP 25129588 A JP25129588 A JP 25129588A JP H0298166 A JPH0298166 A JP H0298166A
- Authority
- JP
- Japan
- Prior art keywords
- high frequency
- pellet
- leads
- mount
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体パッケージに関し、特にリードフレー
ムを用いたプラスチックモールド封止のパッケージ構造
に関するものである。
ムを用いたプラスチックモールド封止のパッケージ構造
に関するものである。
従来のリードフレームを用いたプラスチックモールド封
止のパッケージは、第3図にその封止前の平面図を示す
様に、半導体チップ2をチップマウント部1上に載置し
、チップ2上より各外部リード3ヘボンデイングワイヤ
ーにより接続された構造を有していた。
止のパッケージは、第3図にその封止前の平面図を示す
様に、半導体チップ2をチップマウント部1上に載置し
、チップ2上より各外部リード3ヘボンデイングワイヤ
ーにより接続された構造を有していた。
しかし、各リード3はそれぞれ平行して配列している為
、それらのリード3間の容量は比較的大きくなり、高周
波帯で半導体を用いる場合、各リード間で高周波信号の
結合が起こり、このことが高周波特性劣化の大きな要因
となっていた。
、それらのリード3間の容量は比較的大きくなり、高周
波帯で半導体を用いる場合、各リード間で高周波信号の
結合が起こり、このことが高周波特性劣化の大きな要因
となっていた。
本発明の半導体用パッケージは、各外部リード間の少く
とも半数以上に接地電位の与えられるマウント部の枝部
を介在せしめることにより、各外部リード間容量を低減
して高周波信号の結合を防止したものである。
とも半数以上に接地電位の与えられるマウント部の枝部
を介在せしめることにより、各外部リード間容量を低減
して高周波信号の結合を防止したものである。
次に、図面を参照して本発明をより詳細に説明する。
第1図は、本発明の一実施例で、モールド封入前のリー
ドフレーム平面図である。ペレット2はペレットマウン
ト部1であり、通常高周波的に接地されている。ペレッ
ト2の各電極は金属細線により外部リード3に接続され
ており、これら外部リード3の間を高周波的に接地され
ているペレットマウント部1に連らなる電極枝部4が介
在せしめられている。従って各外部リード3の間の容量
は低減される。
ドフレーム平面図である。ペレット2はペレットマウン
ト部1であり、通常高周波的に接地されている。ペレッ
ト2の各電極は金属細線により外部リード3に接続され
ており、これら外部リード3の間を高周波的に接地され
ているペレットマウント部1に連らなる電極枝部4が介
在せしめられている。従って各外部リード3の間の容量
は低減される。
第2図は、本発明の他の実施例のモールド封入前のリー
ドフレーム平面図である。ペレットマウント部1に接続
された電極枝部4が各外部リード3を高周波的に分離し
ている部分は、第1図の一実施例と同様であるが、ペレ
ットマウント部1には接続された接地用外部リード5を
有して、さらに接地効果を強めている。
ドフレーム平面図である。ペレットマウント部1に接続
された電極枝部4が各外部リード3を高周波的に分離し
ている部分は、第1図の一実施例と同様であるが、ペレ
ットマウント部1には接続された接地用外部リード5を
有して、さらに接地効果を強めている。
以上説明したように、本発明は、パッケージの各外部リ
ード間に接地電極を設けることにより、それぞれの外部
リードを高周波的に分離し、その高周波信号の干渉を防
止して高周波における性能を高める効果がある。
ード間に接地電極を設けることにより、それぞれの外部
リードを高周波的に分離し、その高周波信号の干渉を防
止して高周波における性能を高める効果がある。
第1図は本発明の一実施例を示す平面図、第2図は本発
明の他の実施例を示す平面図、第3図は従来の半導体用
パッケージを示す平面図である。 1・・・・・・ペレットマウント部、2・・・・・・ベ
レット、3・・・・・・外部リード、4・・・・・・電
極枝部、5・・・・・・接地用外部リード。 代理人 弁理士 内 原 晋
明の他の実施例を示す平面図、第3図は従来の半導体用
パッケージを示す平面図である。 1・・・・・・ペレットマウント部、2・・・・・・ベ
レット、3・・・・・・外部リード、4・・・・・・電
極枝部、5・・・・・・接地用外部リード。 代理人 弁理士 内 原 晋
Claims (1)
- ペレットマウント部に接続された接地電極が枝部を有し
、該枝部は他の外部リード間の半数以上の間に設けられ
ていることを特徴とする半導体用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251295A JPH0298166A (ja) | 1988-10-04 | 1988-10-04 | 半導体用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251295A JPH0298166A (ja) | 1988-10-04 | 1988-10-04 | 半導体用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298166A true JPH0298166A (ja) | 1990-04-10 |
Family
ID=17220683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251295A Pending JPH0298166A (ja) | 1988-10-04 | 1988-10-04 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045656U (ja) * | 1990-04-28 | 1992-01-20 | ||
| US5760472A (en) * | 1995-01-05 | 1998-06-02 | International Rectifier Corporation | Surface mount semiconductor package |
-
1988
- 1988-10-04 JP JP63251295A patent/JPH0298166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045656U (ja) * | 1990-04-28 | 1992-01-20 | ||
| US5760472A (en) * | 1995-01-05 | 1998-06-02 | International Rectifier Corporation | Surface mount semiconductor package |
| US5763949A (en) * | 1995-01-05 | 1998-06-09 | International Rectifier Corporation | Surface-mount semiconductor package |
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