JPH0310194B2 - - Google Patents
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- JPH0310194B2 JPH0310194B2 JP57202127A JP20212782A JPH0310194B2 JP H0310194 B2 JPH0310194 B2 JP H0310194B2 JP 57202127 A JP57202127 A JP 57202127A JP 20212782 A JP20212782 A JP 20212782A JP H0310194 B2 JPH0310194 B2 JP H0310194B2
- Authority
- JP
- Japan
- Prior art keywords
- connection point
- mosfet
- circuit
- output
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関する。
外部からのアドレス信号の変化タイミングを検
出して、その内部動作のタイミング制御に用いる
内部同期式のスタテイツク型RAM（ランダム・
アクセス・メモリ）が考えられている。
出して、その内部動作のタイミング制御に用いる
内部同期式のスタテイツク型RAM（ランダム・
アクセス・メモリ）が考えられている。
従来のアドレス信号の変化を検出するエツジト
リガ回路は、遅延回路と排他的論理和回路との組
合せにより構成したものが用いられている。
リガ回路は、遅延回路と排他的論理和回路との組
合せにより構成したものが用いられている。
このエツジトリガ回路は、回路素子数が多くな
るとうい欠点がある。
るとうい欠点がある。
本願発明者は、上記アドレス信号の変化を検出
する回路の簡素化を図ることを考えた。また、こ
の検出出力を用いて、スタテイツク型RAMの低
消費電力化を図ることを考えた。
する回路の簡素化を図ることを考えた。また、こ
の検出出力を用いて、スタテイツク型RAMの低
消費電力化を図ることを考えた。
この発明の目的は、簡単な回路構成のエツジト
リガ回路を備えた半導体記憶装置を提供すること
にある。
リガ回路を備えた半導体記憶装置を提供すること
にある。
この発明の他の目的は、低消費電力化を図つた
半導体記憶装置を提供することにある。
半導体記憶装置を提供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。
面から明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図には、この発明の一実施例の回路図が示
されている。特に制限されないが、同図の
RAM、公知のCMOS（相補型−金属−絶縁物−
半導体）集積回路（IC）技術によつて１個のシ
リコン単結晶のような半導体基板上に形成され
る。
されている。特に制限されないが、同図の
RAM、公知のCMOS（相補型−金属−絶縁物−
半導体）集積回路（IC）技術によつて１個のシ
リコン単結晶のような半導体基板上に形成され
る。
端子Ax，Ay，Din，Dout，及びは、そ
の外部端子とされる。なお、同図において電源供
給端子は省略されている。
の外部端子とされる。なお、同図において電源供
給端子は省略されている。
メモリセルMCは、その１つの具体的回路が代
表として示されており、ゲートとドレインが互い
に交差結線された記憶MOSFETQ１，Ｑ２と、
上記MOSFETQ１，Ｑ２のドレインと電源電圧
VDDとの間には、情報保持用のポリ（多結晶）シ
リコン層で形成された高抵抗Ｒ１，Ｒ２が設けら
れている。そして、上記MOSFETQ１，Ｑ２の
共通接続点と相補データ線Ｄ０，０との間に伝
送ゲートMOSFETQ３，Ｑ４が設けられてる。
他のメモリセルMCも相互において同様にな回路
構成にされている。これらのメモリセルは、マト
リツクス状に配置されている。同じ行に配置され
たメモリセルの伝送ゲート型MOSFETQ３，Ｑ
４等のゲートは、それぞれ対応するワード線Ｗ１
及びＷ２に共通に接続され、同じ列に配置された
メモリセルの入出力端子は、それぞれ対応する一
対の相補データ（又はビツト）Ｄ０，０及びＤ
１，１に接続される。
表として示されており、ゲートとドレインが互い
に交差結線された記憶MOSFETQ１，Ｑ２と、
上記MOSFETQ１，Ｑ２のドレインと電源電圧
VDDとの間には、情報保持用のポリ（多結晶）シ
リコン層で形成された高抵抗Ｒ１，Ｒ２が設けら
れている。そして、上記MOSFETQ１，Ｑ２の
共通接続点と相補データ線Ｄ０，０との間に伝
送ゲートMOSFETQ３，Ｑ４が設けられてる。
他のメモリセルMCも相互において同様にな回路
構成にされている。これらのメモリセルは、マト
リツクス状に配置されている。同じ行に配置され
たメモリセルの伝送ゲート型MOSFETQ３，Ｑ
４等のゲートは、それぞれ対応するワード線Ｗ１
及びＷ２に共通に接続され、同じ列に配置された
メモリセルの入出力端子は、それぞれ対応する一
対の相補データ（又はビツト）Ｄ０，０及びＤ
１，１に接続される。
上記メモリセルMCにおいて、それを低消費電
力にさせるため、その抵抗Ｒ１は、MOSFETQ
１がオフ状態にされているときのMOSFETQ２
のゲート電圧をしきい値電圧以上に維持させるこ
とができる程度の高抵抗値にされる。同様に抵抗
Ｒ２も高抵孔値にされる。言い換えると、上記抵
抗Ｒ１は、MOSFETQ１のドレインリーク電流
によつてMOSFETQ２のゲート容量（図示しな
い）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つように
される。
力にさせるため、その抵抗Ｒ１は、MOSFETQ
１がオフ状態にされているときのMOSFETQ２
のゲート電圧をしきい値電圧以上に維持させるこ
とができる程度の高抵抗値にされる。同様に抵抗
Ｒ２も高抵孔値にされる。言い換えると、上記抵
抗Ｒ１は、MOSFETQ１のドレインリーク電流
によつてMOSFETQ２のゲート容量（図示しな
い）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つように
される。
この実施例に従うと、RAMがCMOS−IC技術
によつて製造されるにもかかわらず、上記のよう
にメモリセルMCはｎチヤンネルMOSFETとポ
リシリコン抵抗素子とから構成される。
によつて製造されるにもかかわらず、上記のよう
にメモリセルMCはｎチヤンネルMOSFETとポ
リシリコン抵抗素子とから構成される。
上記ポリシリコン抵抗素子に代えてｐチヤンネ
ルMOSFETを用いる場合に比べ、メモリセル及
びメモリアレイの大きさを小さくできる。すなわ
ち、ポリシコン抵抗を用いた場合、駆動
MOSFETQ１又はＱ２のゲート電極と一体的に
形成できるとともに、その自体のサイズを小型化
できる。そして、ｐチヤンネルMOSFETを用い
たときのように、駆動MOSFETQ１，Ｑ２から
比較的大きな距離を持つて離されなければならな
いことがないので無駄な空白部分が生じない。
ルMOSFETを用いる場合に比べ、メモリセル及
びメモリアレイの大きさを小さくできる。すなわ
ち、ポリシコン抵抗を用いた場合、駆動
MOSFETQ１又はＱ２のゲート電極と一体的に
形成できるとともに、その自体のサイズを小型化
できる。そして、ｐチヤンネルMOSFETを用い
たときのように、駆動MOSFETQ１，Ｑ２から
比較的大きな距離を持つて離されなければならな
いことがないので無駄な空白部分が生じない。
同図において、ワード線Ｗ１は、Ｘアドレスデ
コードＸ−DCRで形成された選択信号を受ける
駆動回路DV１によつて選択される。他のワード
線Ｗ２についても同様である。
コードＸ−DCRで形成された選択信号を受ける
駆動回路DV１によつて選択される。他のワード
線Ｗ２についても同様である。
上記ＸアドレスレコーダＸ−DCRは、相互に
おいて類似のノアゲート回路Ｇ１，Ｇ２等により
構成される。これらのノアゲート回路Ｇ１，Ｇ２
等の入力には、図示しない適当な回路装置から供
給される外部アドレス信号AXを受けるＸアドレ
スバツフアＸ−ADBで加工された内部相補アド
レス信号ａ０〜aiが所定の組合せにより印加され
る。
おいて類似のノアゲート回路Ｇ１，Ｇ２等により
構成される。これらのノアゲート回路Ｇ１，Ｇ２
等の入力には、図示しない適当な回路装置から供
給される外部アドレス信号AXを受けるＸアドレ
スバツフアＸ−ADBで加工された内部相補アド
レス信号ａ０〜aiが所定の組合せにより印加され
る。
上記メモリアレイにおける一対のデータ線Ｄ
０，０及びＤ１，１は、それぞれデータ線選
択のための伝送ゲートMOSFETQ９，Ｑ１０及
びＱ１１，Ｑ１２から構成されたカラムスイツチ
回路を介してコモンデータ線CD，に接続され
る。このコモンデータ線CD，には、読み出し
回路DOBの入力端子と、書込み回路DIBの出力
端子が接続される。上記読み出し回路DOBの出
力端子は、データ出力端子Doutに読み出し信号
を送出し、書込み回路DIBの入力端子は、データ
入力端子Dinから供給される書込みデータ信号が
印加される。
０，０及びＤ１，１は、それぞれデータ線選
択のための伝送ゲートMOSFETQ９，Ｑ１０及
びＱ１１，Ｑ１２から構成されたカラムスイツチ
回路を介してコモンデータ線CD，に接続され
る。このコモンデータ線CD，には、読み出し
回路DOBの入力端子と、書込み回路DIBの出力
端子が接続される。上記読み出し回路DOBの出
力端子は、データ出力端子Doutに読み出し信号
を送出し、書込み回路DIBの入力端子は、データ
入力端子Dinから供給される書込みデータ信号が
印加される。
上記カラムスイツチ回路を構成する
MOSFETQ９，Ｑ１０及びＱ１１，Ｑ１２のゲ
ートには、それぞれＹアドレスデコーダＹ−
DCRから選択信号が供給される。このＹアドレ
スデコーダＹ−DCRは、相互において類似のノ
アゲート回路Ｇ３，Ｇ４等により構成される。こ
れらのノアゲート回路Ｇ３，Ｇ４の入力には、図
示しない適当な回路装置から供給される外部アド
レス信号AYを受けるＹアドレスバツフアＹ−
ADBで加工された内部相補アドレス信号ａ０〜
ajが所定の組合せにより印加される。
MOSFETQ９，Ｑ１０及びＱ１１，Ｑ１２のゲ
ートには、それぞれＹアドレスデコーダＹ−
DCRから選択信号が供給される。このＹアドレ
スデコーダＹ−DCRは、相互において類似のノ
アゲート回路Ｇ３，Ｇ４等により構成される。こ
れらのノアゲート回路Ｇ３，Ｇ４の入力には、図
示しない適当な回路装置から供給される外部アド
レス信号AYを受けるＹアドレスバツフアＹ−
ADBで加工された内部相補アドレス信号ａ０〜
ajが所定の組合せにより印加される。
制御回路CONは、外部端子，からの制
御信号を受けて、内部制御タイミング信号を形成
する。
御信号を受けて、内部制御タイミング信号を形成
する。
また、上記各データ線と電源電圧VDDとの間に
は、ＰチヤンネルMOSFETQ５ないしＱ８が設
けられている。
は、ＰチヤンネルMOSFETQ５ないしＱ８が設
けられている。
この実施例では、外部アドレス信号AX，AY
の変化（遷移）タイミングを検出するため、上記
アドレスバツフアＸ−ADB、Ｙ−ADBで形成さ
れたアドレス信号ax′，ay′を受けるエツジトリガ
回路EGTが設けられる。このエツジトリガ回路
EGTにより形成されたタイミング信号φtにより
上記アドレスバツフアＸ−ADBの出力タイミン
グが制限され、タイミング信号φ，によりＸア
ドレスデコーダＸ−DCRと上記データ線負荷
MOSFETQ５ないしＱ８の動作が制御される。
の変化（遷移）タイミングを検出するため、上記
アドレスバツフアＸ−ADB、Ｙ−ADBで形成さ
れたアドレス信号ax′，ay′を受けるエツジトリガ
回路EGTが設けられる。このエツジトリガ回路
EGTにより形成されたタイミング信号φtにより
上記アドレスバツフアＸ−ADBの出力タイミン
グが制限され、タイミング信号φ，によりＸア
ドレスデコーダＸ−DCRと上記データ線負荷
MOSFETQ５ないしＱ８の動作が制御される。
第２図は、上記アドレスバツフアＸ−ADBと
エツジトリガ回路EGTの具体的一実施例の回路
図が示されている。
エツジトリガ回路EGTの具体的一実施例の回路
図が示されている。
アドレスバツフアＸ−ADB（Ｙ−ADB）は、
縦列形態にされたインバータIV１〜IV６と、上
記インバータIV６の出力が一方の入力に印加さ
れたアンドゲート回路Ｇ５と、上記インバータ
IV６の出力がインバータIV７により反転されて
一方の入力に印加されたアンドゲート回路Ｇ６と
により構成される。
縦列形態にされたインバータIV１〜IV６と、上
記インバータIV６の出力が一方の入力に印加さ
れたアンドゲート回路Ｇ５と、上記インバータ
IV６の出力がインバータIV７により反転されて
一方の入力に印加されたアンドゲート回路Ｇ６と
により構成される。
エツジトリガEGTは、次の各回路素子及び回
路ブロツクにより構成される。
路ブロツクにより構成される。
上記インバータ回路列における初段インバータ
IV１と第４段のインバータIV４の出力とは、直
列形態のｎチヤンネルMOSFETQ１３，Ｑ１４
のゲートに印加される。また、第２段のインバー
タIV２と第５段のインバータIV５の出力は、直
列形態のｎチヤンネルMOSFETQ１５，１６の
ゲートに印加される。
IV１と第４段のインバータIV４の出力とは、直
列形態のｎチヤンネルMOSFETQ１３，Ｑ１４
のゲートに印加される。また、第２段のインバー
タIV２と第５段のインバータIV５の出力は、直
列形態のｎチヤンネルMOSFETQ１５，１６の
ゲートに印加される。
これらの直列形態のMOSFETQ１３，Ｑ１４
及びMOSFETQ１５，Ｑ１６は、負荷としての
ｐチヤンネルMOSFETQ１７と回路の接地電位
との間に並列に接続される。上記MOSFETQ１
７のゲートには、接地電位が与えられている。上
記MOSFETQ１３，Ｑ１５と負荷MOSFETQ１
７との接続点からエツジ検出出力φtを得るもの
である。この出力φtは、一方において上記ゲー
ト回路Ｇ５，Ｇ６の他方の入力に共通に供給され
る。
及びMOSFETQ１５，Ｑ１６は、負荷としての
ｐチヤンネルMOSFETQ１７と回路の接地電位
との間に並列に接続される。上記MOSFETQ１
７のゲートには、接地電位が与えられている。上
記MOSFETQ１３，Ｑ１５と負荷MOSFETQ１
７との接続点からエツジ検出出力φtを得るもの
である。この出力φtは、一方において上記ゲー
ト回路Ｇ５，Ｇ６の他方の入力に共通に供給され
る。
また、上記出力φtは、他方においてパルス幅
伸長回路PGに入力され、ここでメモリ動作に見
合つた時間パルス幅を有するタイミング信号φ，
φに加工される。
伸長回路PGに入力され、ここでメモリ動作に見
合つた時間パルス幅を有するタイミング信号φ，
φに加工される。
上記実施例回路の動作を第３図のタイミング図
に従つて説明する。
に従つて説明する。
例えば、外部アドレス信号Anがハイレベルか
らロウレベルに変化すると、上記アドレスバツフ
アを構成するインバータ回路列における初段イン
バータIV１の出力ｎ１′が少しおくれてハイレ
ベルに変化し、第２段のインバータIV２の出力
ａｎ２′がさらに遅れてロウレベルに変化する。
また、同様に第４段のインバータIV４の出力an
４′は、インバータ回路４段分遅れてハイレベル
に変化し、第５段のインバータIV５の出力ｎ
５′が更に遅れてハイレベルに変化する。したが
つて、上記外部アドレス信号Anがハイレベルか
らロウレベルに変化した場合、上記アドレス信号
Anに対して逆相で比較的早いタイミングでハイ
レベルに変化する出力ｎ１′と同相で比較的遅
いタイミングでロウレベルに変化する出力an
４′とを受けるMOSFETQ１３，Ｑ１４が上記時
間差だけ共にオン状態になるので、上記検出出力
φtがロウレベル（輪理“０”）に変化する。
らロウレベルに変化すると、上記アドレスバツフ
アを構成するインバータ回路列における初段イン
バータIV１の出力ｎ１′が少しおくれてハイレ
ベルに変化し、第２段のインバータIV２の出力
ａｎ２′がさらに遅れてロウレベルに変化する。
また、同様に第４段のインバータIV４の出力an
４′は、インバータ回路４段分遅れてハイレベル
に変化し、第５段のインバータIV５の出力ｎ
５′が更に遅れてハイレベルに変化する。したが
つて、上記外部アドレス信号Anがハイレベルか
らロウレベルに変化した場合、上記アドレス信号
Anに対して逆相で比較的早いタイミングでハイ
レベルに変化する出力ｎ１′と同相で比較的遅
いタイミングでロウレベルに変化する出力an
４′とを受けるMOSFETQ１３，Ｑ１４が上記時
間差だけ共にオン状態になるので、上記検出出力
φtがロウレベル（輪理“０”）に変化する。
この出力φtは、上記ゲート回路Ｇ５，Ｇ６に
伝えられるので、この間内部相補アドレス信号
an，ｎが共にハイレベル（論理“１”）となつ
て、第１図の全ワード線及びデータ線を非選択状
態にする。すなわち、アドレス信号の切り換え時
での二重選択状態が発生するのを防止するもので
ある。
伝えられるので、この間内部相補アドレス信号
an，ｎが共にハイレベル（論理“１”）となつ
て、第１図の全ワード線及びデータ線を非選択状
態にする。すなわち、アドレス信号の切り換え時
での二重選択状態が発生するのを防止するもので
ある。
また、パルス幅伸長回路PGでは、メモリ動作
（書込み又は読み出し動作）に必要な時間Ｔに見
合つたタイミング信号φを形成し、このタイミン
グ信号φをその間ロウレベルに、タイミング信号
φをその間ハイレベルにする。
（書込み又は読み出し動作）に必要な時間Ｔに見
合つたタイミング信号φを形成し、このタイミン
グ信号φをその間ロウレベルに、タイミング信号
φをその間ハイレベルにする。
したがつて、第１図のアドレスデコーダＸ−
DCRを構成するゲート回路Ｇ１，Ｇ２等は、上
記タイミング信号φがロウレベルの期間Ｔだけ内
部相補アドレス信号ａ０〜aiに従つた１つのワー
ド線選択信号を形成する。この期間Ｔにおいて
は、データ線の負荷MOSFET５ないしＱ８のゲ
ートに印加されるタイミング信号がハイレベル
となつているのでオフ状態にされている。
DCRを構成するゲート回路Ｇ１，Ｇ２等は、上
記タイミング信号φがロウレベルの期間Ｔだけ内
部相補アドレス信号ａ０〜aiに従つた１つのワー
ド線選択信号を形成する。この期間Ｔにおいて
は、データ線の負荷MOSFET５ないしＱ８のゲ
ートに印加されるタイミング信号がハイレベル
となつているのでオフ状態にされている。
このようなタイミング信号φ，によりメモリ
アレイのワード線選択動作と、データ線の負荷
MOSFETQ５ないしＱ８の動作とが相補的に行
われるため、データ線の負荷MOSFETと選択さ
れたメモリセルの伝送ゲートMOSFET及びオン
状態の記憶用MOSFETとを通して直流電流が流
ないので、極めて消費電流を小さくすることがで
きる。
アレイのワード線選択動作と、データ線の負荷
MOSFETQ５ないしＱ８の動作とが相補的に行
われるため、データ線の負荷MOSFETと選択さ
れたメモリセルの伝送ゲートMOSFET及びオン
状態の記憶用MOSFETとを通して直流電流が流
ないので、極めて消費電流を小さくすることがで
きる。
また、外部アドレス信号Anがロウレベルから
ハイレベルに変化した場合には、上記アドレス信
号Anに対して同相で比較的早いタイミングでハ
イレベルに変化する出力an２′と逆相で比較的遅
いタイミングでロウレベルに変化する出力ｎ
５′とを受けるMOSFETQ１５，Ｑ１６が上記時
間差だけ共にオン状態になるので、上記検出出力
φtがロウレベル（論理“０”）に変化して、上記
同様な動作制御を行う。
ハイレベルに変化した場合には、上記アドレス信
号Anに対して同相で比較的早いタイミングでハ
イレベルに変化する出力an２′と逆相で比較的遅
いタイミングでロウレベルに変化する出力ｎ
５′とを受けるMOSFETQ１５，Ｑ１６が上記時
間差だけ共にオン状態になるので、上記検出出力
φtがロウレベル（論理“０”）に変化して、上記
同様な動作制御を行う。
なお、制御回路CON、読み出し回路DIB及び
書込み回路DOBによる読み出し動作及び書込み
動作は、公知であるので、その説明を省略する。
書込み回路DOBによる読み出し動作及び書込み
動作は、公知であるので、その説明を省略する。
この実施例では、外部からのアドレス信号の変
化を検出する回路は、上記MOSFETQ１３ない
しＱ１７と少ない素子数により構成できるもので
ある。すなわち、比較的多数の素子を要する排他
的論理和回路に比べて簡素化することができる。
このようなエツジ検出回路は、外部から供給され
るアドレス信号に対応して、多数設けられるの
で、半導体記憶装置全体から見れば、大幅なチツ
プサイズの削減を図ることができる。また、その
消費電流は、上記アドレス信号Anが変化した時
しか負荷MOSFETからの直流電流を流さないと
いう特長を有する。
化を検出する回路は、上記MOSFETQ１３ない
しＱ１７と少ない素子数により構成できるもので
ある。すなわち、比較的多数の素子を要する排他
的論理和回路に比べて簡素化することができる。
このようなエツジ検出回路は、外部から供給され
るアドレス信号に対応して、多数設けられるの
で、半導体記憶装置全体から見れば、大幅なチツ
プサイズの削減を図ることができる。また、その
消費電流は、上記アドレス信号Anが変化した時
しか負荷MOSFETからの直流電流を流さないと
いう特長を有する。
この発明は前記実施例に限定されない。
上記エツジ検出回路の負荷MOSFETは、他の
負荷手段に置き換えるものであつもよい。また、
同様な論理動作を行う論理ゲート回路の組合せに
置き換えることができるものである。この場合で
も、せいぜい２入力の論理ゲートを３組用いるこ
とにより構成できるので、排他的論理和回路に比
べて簡単な構成とすることができる。
負荷手段に置き換えるものであつもよい。また、
同様な論理動作を行う論理ゲート回路の組合せに
置き換えることができるものである。この場合で
も、せいぜい２入力の論理ゲートを３組用いるこ
とにより構成できるので、排他的論理和回路に比
べて簡単な構成とすることができる。
上記エツジ検出出力は、例えば、データ線間を
読み出し直前に短絡するイコライゼーシヨンを施
すもの等種々のメモリ動作の制御に用いることが
できるものである。
読み出し直前に短絡するイコライゼーシヨンを施
すもの等種々のメモリ動作の制御に用いることが
できるものである。
この発明は、外部アドレス信号の変化を検出し
て、所定のメモリ動作の制御を行う半導体記憶装
置に広く利用できるものである。
て、所定のメモリ動作の制御を行う半導体記憶装
置に広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、
第２図は、そのアドレスバツフア及びエツジトリ
ガ回路の一実施例を示す回路図、第３図は、その
動作を説明するためのタイミング図である。 Ｘ−ADB……Ｘアドレスバツフア、Ｙ−ADB
……Ｙアドレスバツフア、Ｘ−DCR……Ｘアド
レスデコーダ、Ｙ−DCR……Ｙアドレスデコー
ダ、MC……メモリセル、DIB……書込み回路、
DOB……読み出し回路、CON……制御回路、
EGT……エツジトリガ回路。
第２図は、そのアドレスバツフア及びエツジトリ
ガ回路の一実施例を示す回路図、第３図は、その
動作を説明するためのタイミング図である。 Ｘ−ADB……Ｘアドレスバツフア、Ｙ−ADB
……Ｙアドレスバツフア、Ｘ−DCR……Ｘアド
レスデコーダ、Ｙ−DCR……Ｙアドレスデコー
ダ、MC……メモリセル、DIB……書込み回路、
DOB……読み出し回路、CON……制御回路、
EGT……エツジトリガ回路。
Claims (1)
- 【特許請求の範囲】 １ 外部から供給される複数のアドレス信号のそ
れぞれの立上り、立下がりを検出するエツジトリ
ガ回路を備え、かかるエツジトリガ回路の出力に
基づいて内部動作のためのタイミング信号を形成
する半導体記憶装置であつて、 上記エツジトリガ回路が、アドレス信号が供給
される第１接続点と、上記第１接続点からのアド
レス信号を入力に受け第２接続点に信号を出力す
る第１インバータ回路と、上記第２接続点と第３
接続点との間に縦列接続され上記第２接続点の信
号に対し遅延された信号を上記第３接続点に供給
する複数の第２インバータ回路と、上記第３接続
点からの信号を入力に受け第４接続点に信号を出
力する第３インバータ回路と、上記第１接続点に
ゲートが接続された第1MOSFETと、上記第３
接続点にゲートが接続されかつソースドレインが
上記第1MOSFETのソース・ドレインと直列接
続されて出力点と回路の基準電位点との間に接続
された第2MOSFETと、ゲートが上記第２接続
点に接続された第3MOSFETと、ゲートが上記
第４接続点に接続されかつソースドレインが上記
第3MOSFETのソースドレインと直列接続され
て上記出力点と上記基準電位点との間に接続され
た第4MOSFETと、電源端子と上記出力点との
間に設けられた負荷手段と、から構成されて成る
ことを特徴とする半導体記憶装置。 ２ 上記第１ないし第4MOSFETが第１導電型
のMOSFETからなり、上記負荷手段がそのゲー
トが上記基準電位点に接続されそのドレインが上
記出力点に接続されてなる第２導電型の第
5MOSFETからなる。 ことを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 ３ 上記エツジトリガ回路の出力にもとづく上記
タイミング信号によつて、スタテツク型メモリセ
ルに結合されたデータ線に結合されたデータ線負
荷MOSFETが制御されるようにされてなること
を特徴とする特許請求の範囲第１項又は第２項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202127A JPS5994294A (ja) | 1982-11-19 | 1982-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202127A JPS5994294A (ja) | 1982-11-19 | 1982-11-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994294A JPS5994294A (ja) | 1984-05-30 |
| JPH0310194B2 true JPH0310194B2 (ja) | 1991-02-13 |
Family
ID=16452407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202127A Granted JPS5994294A (ja) | 1982-11-19 | 1982-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994294A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856194B2 (ja) * | 1980-01-31 | 1983-12-13 | 株式会社東芝 | 半導体記憶装置 |
-
1982
- 1982-11-19 JP JP57202127A patent/JPS5994294A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994294A (ja) | 1984-05-30 |
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