JPS641987B2 - - Google Patents
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- Publication number
- JPS641987B2 JPS641987B2 JP55053885A JP5388580A JPS641987B2 JP S641987 B2 JPS641987 B2 JP S641987B2 JP 55053885 A JP55053885 A JP 55053885A JP 5388580 A JP5388580 A JP 5388580A JP S641987 B2 JPS641987 B2 JP S641987B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- synchronization
- transmission path
- node
- station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/437—Ring fault isolation or reconfiguration
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ伝送に共有する伝送路を環状・
二重に接続し、その伝送路上に１台のハイウエイ
監視装置と複数台のステーシヨンノードを結合
し、任意のステーシヨンノード間でデータの授受
を行うデータハイウエイ方式に関するものであ
る。
二重に接続し、その伝送路上に１台のハイウエイ
監視装置と複数台のステーシヨンノードを結合
し、任意のステーシヨンノード間でデータの授受
を行うデータハイウエイ方式に関するものであ
る。
一般にデータハイウエイシステムは、後述する
本発明の実施例において図示するように、１台の
ハイウエイ監視装置SVと複数台のステーシヨン
ノードSTを環状に接続し、各ステーシヨンノー
ドに処理装置CPU、入力装置IO類を接続して任
意の装置間においてステーシヨンノードを介して
データの授受を行うように構成されている。そし
て、伝送路を流れるデータ形式は後述する様にフ
レームヘツダ部とデータ部から成り、フレームヘ
ツダ部には伝送路の同期を確立するための同期フ
ラグが付加されている。各ステーシヨンノードは
この同期フラグにより同期を確立し、データの授
受を行うようにされている。
本発明の実施例において図示するように、１台の
ハイウエイ監視装置SVと複数台のステーシヨン
ノードSTを環状に接続し、各ステーシヨンノー
ドに処理装置CPU、入力装置IO類を接続して任
意の装置間においてステーシヨンノードを介して
データの授受を行うように構成されている。そし
て、伝送路を流れるデータ形式は後述する様にフ
レームヘツダ部とデータ部から成り、フレームヘ
ツダ部には伝送路の同期を確立するための同期フ
ラグが付加されている。各ステーシヨンノードは
この同期フラグにより同期を確立し、データの授
受を行うようにされている。
従来、この種のデータハイウエイシステムでは
SVから同期フラグを送出し、各ステーシヨンノ
ードはこの同期フラグにより同期を確立しながら
データの授受を行なうものである。
SVから同期フラグを送出し、各ステーシヨンノ
ードはこの同期フラグにより同期を確立しながら
データの授受を行なうものである。
伝送路上若しくはステーシヨンノードの障害等
により、現用系の同期がはずれた場合は予備系を
用い、予備系の同期がはずれた場合は、現用系を
用いて通信が可能な様にシステムの信頼度を向上
している。
により、現用系の同期がはずれた場合は予備系を
用い、予備系の同期がはずれた場合は、現用系を
用いて通信が可能な様にシステムの信頼度を向上
している。
従来の方式では、ステーシヨンノードが広い構
内に散在する場合、同期はずれを検出した時、障
害発生はハイウエイ監視装置で知ることができて
も、障害検出ノードまで知ることができないた
め、全部のステーシヨンノードを点検検査する必
要があり、調査、復旧までに多大の時間を必要と
した。
内に散在する場合、同期はずれを検出した時、障
害発生はハイウエイ監視装置で知ることができて
も、障害検出ノードまで知ることができないた
め、全部のステーシヨンノードを点検検査する必
要があり、調査、復旧までに多大の時間を必要と
した。
本発明は上記の問題点を除去し、計算機センタ
等のSVが設置されている場所で障害ノードを検
出できるデータハイウエイ方式を提供することを
目的とし、そのため本発明は、二重化された環状
の伝送路に１台のハイウエイ監視装置と複数台の
ステーシヨンノードを接続し、任意のステーシヨ
ンノード間で通信を行なうデータハイウエイシス
テムにおいて、上記伝送路もしくはステーシヨン
ノードで同期はずれが発生した場合、予備系を使
用して伝送路再構成を行うとともに、正常な片系
による運用が可能になつたとき、上記ハイウエイ
監視装置から、上記伝送路上を流れるデータ形式
フレーム内の特定の領域を使用し、上記伝送路上
に接続されている上記全ステーシヨンノードに対
してポーリング動作を行ない、当該同期はずれを
生じたステーシヨンノードより同期はずれ検出情
報を収集するようにしたことを特徴とする。
等のSVが設置されている場所で障害ノードを検
出できるデータハイウエイ方式を提供することを
目的とし、そのため本発明は、二重化された環状
の伝送路に１台のハイウエイ監視装置と複数台の
ステーシヨンノードを接続し、任意のステーシヨ
ンノード間で通信を行なうデータハイウエイシス
テムにおいて、上記伝送路もしくはステーシヨン
ノードで同期はずれが発生した場合、予備系を使
用して伝送路再構成を行うとともに、正常な片系
による運用が可能になつたとき、上記ハイウエイ
監視装置から、上記伝送路上を流れるデータ形式
フレーム内の特定の領域を使用し、上記伝送路上
に接続されている上記全ステーシヨンノードに対
してポーリング動作を行ない、当該同期はずれを
生じたステーシヨンノードより同期はずれ検出情
報を収集するようにしたことを特徴とする。
以下、本発明を図面により説明する。第１図は
本発明による実施例のデータハイウエイシステム
の構成図であり、図中、SVはハイウエイ監視装
置、STはステーシヨンノード、Ｌは伝送路、
CPUは処理装置、IOは入出力装置である。
本発明による実施例のデータハイウエイシステム
の構成図であり、図中、SVはハイウエイ監視装
置、STはステーシヨンノード、Ｌは伝送路、
CPUは処理装置、IOは入出力装置である。
本発明のデータハイウエイシステムは第１図か
ら明らかな様に、互いに逆方向のデータ伝送に共
有できる伝送路Ｌ０，Ｌ１を有し、これにハイウ
エイ監視装置SV、ステーシヨンノードST0，
ST1，ST2，……STo-1，SToを接続し、環状の
データハイウエイシステムを構成するものであ
る。
ら明らかな様に、互いに逆方向のデータ伝送に共
有できる伝送路Ｌ０，Ｌ１を有し、これにハイウ
エイ監視装置SV、ステーシヨンノードST0，
ST1，ST2，……STo-1，SToを接続し、環状の
データハイウエイシステムを構成するものであ
る。
第２図は伝送路上を流れるデータ形式フレーム
を示すものである。図からも明らかな様にフレー
ムは、フレームヘツダ部とデータ部とから成り、
フレームヘツダ部は、さらに同期フラグSYNC、
ノードアドレスNADR、ノードコマンド
NCMD、ノードレスポンスNRESからなつてい
る。
を示すものである。図からも明らかな様にフレー
ムは、フレームヘツダ部とデータ部とから成り、
フレームヘツダ部は、さらに同期フラグSYNC、
ノードアドレスNADR、ノードコマンド
NCMD、ノードレスポンスNRESからなつてい
る。
第３図は上記SYNC，NADR，NCMD，
NRESの詳細図である。同期フラグSYNCは固定
パターンであり、実施例のシステムにおいては、
“01001100”のコードパターンを有している。ノ
ードアドレスNADRは、ステーシヨンノードア
ドレスAD0〜AD5、使用中表示ビツトUSE、パ
リテイビツトＰからなつている。使用中表示ビツ
トUSEは“０”のとき未使用を、“１”のとき使
用中を表わしている。ノードコマンドNCMDは、
オペレーシヨンコードOP0〜OP2、未使用ビツト
NU、個別／共通指定表示ビツトGNRL、ライン
スイツチ指示ビツトLSW、電源切断指示ビツト
PWOF、パリテイビツトＰからなつている、オ
ペレーシヨンコード部OP0〜OP2の詳細は第４図
の通りである。個別／共通指定表示ビツト
GNRLは、“０”のときNADRで指定されたステ
ーシヨンノードのみ動作し、“１”のとき全ステ
ーシヨンノードが動作するように指示するもので
ある。ラインスイツチ指示ビツトLSWは“０”
のとき伝送路L0の使用を指定し、“０”のとき伝
送路L1の使用を指定するものである。
NRESの詳細図である。同期フラグSYNCは固定
パターンであり、実施例のシステムにおいては、
“01001100”のコードパターンを有している。ノ
ードアドレスNADRは、ステーシヨンノードア
ドレスAD0〜AD5、使用中表示ビツトUSE、パ
リテイビツトＰからなつている。使用中表示ビツ
トUSEは“０”のとき未使用を、“１”のとき使
用中を表わしている。ノードコマンドNCMDは、
オペレーシヨンコードOP0〜OP2、未使用ビツト
NU、個別／共通指定表示ビツトGNRL、ライン
スイツチ指示ビツトLSW、電源切断指示ビツト
PWOF、パリテイビツトＰからなつている、オ
ペレーシヨンコード部OP0〜OP2の詳細は第４図
の通りである。個別／共通指定表示ビツト
GNRLは、“０”のときNADRで指定されたステ
ーシヨンノードのみ動作し、“１”のとき全ステ
ーシヨンノードが動作するように指示するもので
ある。ラインスイツチ指示ビツトLSWは“０”
のとき伝送路L0の使用を指定し、“０”のとき伝
送路L1の使用を指定するものである。
最後に、ノードレスポンスNRESは、指定ノー
ド応答ビツトNRES、ステーシヨンノード同期エ
ラービツトSYCK、ステーシヨンノード・電源エ
ラービツトPWCK、ステーシヨンノード・メモ
リエラービツトMECK、ステーシヨンノード・
ロジツクエラービツトLGCK、ステーシヨンノー
ド・折返し中表示ビツトWRAP、未使用ビツト
NU、パリテイビツトＰからなつている。
ド応答ビツトNRES、ステーシヨンノード同期エ
ラービツトSYCK、ステーシヨンノード・電源エ
ラービツトPWCK、ステーシヨンノード・メモ
リエラービツトMECK、ステーシヨンノード・
ロジツクエラービツトLGCK、ステーシヨンノー
ド・折返し中表示ビツトWRAP、未使用ビツト
NU、パリテイビツトＰからなつている。
SVは常時第２図に示す様な形式のフレームを
伝送路上に送出する。各々のステーシヨンノード
はフレームヘツダ部の同期フラグSYNCにより、
伝送路と同期の確立を計り、データ部のデータを
送受する。また、ステーシヨンノードはフレーム
ヘツダ部のノードアドレスNADRを常時監視し、
自ノード宛のコマンドNCMDに対しては、ノー
ドレスポンス部NRESに応答を書込む機能を有す
る。
伝送路上に送出する。各々のステーシヨンノード
はフレームヘツダ部の同期フラグSYNCにより、
伝送路と同期の確立を計り、データ部のデータを
送受する。また、ステーシヨンノードはフレーム
ヘツダ部のノードアドレスNADRを常時監視し、
自ノード宛のコマンドNCMDに対しては、ノー
ドレスポンス部NRESに応答を書込む機能を有す
る。
例えば、第１図のST2のラインL0で同期はずれ
を検出したとすると、ST2のラインL0の送出デー
タは保証されない。このため、STo-1，SToのス
テーシヨンノードのラインL0側でも同期はずれ
を検出する。また、SVが送出したフレームは、
ラインL0を一巡して戻つてきた時、SVでも同様
に同期はずれを検出する。SVは同期はずれを検
出すると、他系を用いて、伝送路上の全ノードに
対してラインスイツチ動作を行う。ラインスイツ
チ動作は、今までラインL0のデータを取込んで
いたものを、ラインL1側に切替えることである。
この切替えはSVよりノードコマンドNCMD中の
GNRLビツトを“１”、LSWビツトを“１”にし
て全ノードに当該コマンドを送出することにより
行なわれる。そしてSVは、他系に切替えた後、
該他系が正常に動作しているときには、この正常
系のフレームを用いて伝送路に接続されている全
ステーシヨンノードに対して個別にポリーングを
かける。ポーリングにおいては、フレームヘツダ
部のノードアドレスNADRにおいて最初ST0の
ノードアドレスを指定し、ST0にノードレスポン
スNRESを書込ませることによりST0の状態を読
取り、以下順次、最後のSToまで同様の動作を行
なう。各ステーシヨンノードSTにおいては同期
はずれが生じたことをフリツプフロツプ等により
記憶しているため、SVからポーリングをかけら
れたとき、第３図図示のノードレスポンスNRES
中のSYCKビツトを“１”にしてエラー動作を行
なう。
を検出したとすると、ST2のラインL0の送出デー
タは保証されない。このため、STo-1，SToのス
テーシヨンノードのラインL0側でも同期はずれ
を検出する。また、SVが送出したフレームは、
ラインL0を一巡して戻つてきた時、SVでも同様
に同期はずれを検出する。SVは同期はずれを検
出すると、他系を用いて、伝送路上の全ノードに
対してラインスイツチ動作を行う。ラインスイツ
チ動作は、今までラインL0のデータを取込んで
いたものを、ラインL1側に切替えることである。
この切替えはSVよりノードコマンドNCMD中の
GNRLビツトを“１”、LSWビツトを“１”にし
て全ノードに当該コマンドを送出することにより
行なわれる。そしてSVは、他系に切替えた後、
該他系が正常に動作しているときには、この正常
系のフレームを用いて伝送路に接続されている全
ステーシヨンノードに対して個別にポリーングを
かける。ポーリングにおいては、フレームヘツダ
部のノードアドレスNADRにおいて最初ST0の
ノードアドレスを指定し、ST0にノードレスポン
スNRESを書込ませることによりST0の状態を読
取り、以下順次、最後のSToまで同様の動作を行
なう。各ステーシヨンノードSTにおいては同期
はずれが生じたことをフリツプフロツプ等により
記憶しているため、SVからポーリングをかけら
れたとき、第３図図示のノードレスポンスNRES
中のSYCKビツトを“１”にしてエラー動作を行
なう。
SVでは各ステーシヨンノードから収集した応
答により、テーブルを作成することにより、最初
に同期はずれを検出したノードを知ることができ
る。例えば、第１図図示のST1とST2間のライン
L0における障害に起因して同期エラーが発生し
たとすると、SVから上記ポーリングをかけたと
き、ST2以後、SToまでのすべてのステーシヨン
ノードから同期エラーが報告されてくるために
SVでは上記ST1とST2間のラインL0における障
害を認識することができる。
答により、テーブルを作成することにより、最初
に同期はずれを検出したノードを知ることができ
る。例えば、第１図図示のST1とST2間のライン
L0における障害に起因して同期エラーが発生し
たとすると、SVから上記ポーリングをかけたと
き、ST2以後、SToまでのすべてのステーシヨン
ノードから同期エラーが報告されてくるために
SVでは上記ST1とST2間のラインL0における障
害を認識することができる。
次に第５図は本発明による実施例のSVのブロ
ツク図である。第５図において、REPは伝送路
上を流れるシリアルデータからデータ成分、クロ
ツク成分の抽出機能を有する中継器であり、伝送
路が二重化されているので１台のSVに２台設置
されるもの、LSWは二重化されている伝送路の
受信ラインL0，L1を切替える機能を有するライ
ンスイツチ、E.MEMは伝送路上を流れるフレー
ムを一定周期に調整するためのメモリ、Ｓ／
PREGは伝送路上のシリアルデータをパラレルデ
ータに変換するためのレジスタ、REG＃０〜２
はバツフアレジスタ、MPXは送信タイミングに
より、同期フラグ、ノードアドレス、ノードコマ
ンドを送出するためのマルチプレクサ、Ｐ／Ｓ
REGはパラレルデータを再びシリアルデータに
変換するためのレジスタ、SYNCは伝送路上のデ
ータとの同期を確立するためのレジスタ群、Ｒ―
TIMは受信データからのクロツク成分により、
SVの内部で必要なタイミングを作成する機能を
有する回路、Ｓ―TIMは伝送路に送出する必要
なタイミングを当回路の発振器より作成する機能
を有する回路、FHD SYNCはフレームヘツダの
同期パターン発生回路、FHD NADRはハイウ
エイ上に接続されているノードアドレスを管理す
る機能を有する回路、FED NCHDはハイウエイ
上のステーシヨンノードに発行するコマンドを制
御する回路、TABLはノードレスポンスによつ
て応答されたデータのテーブルを作成する回路で
ある。
ツク図である。第５図において、REPは伝送路
上を流れるシリアルデータからデータ成分、クロ
ツク成分の抽出機能を有する中継器であり、伝送
路が二重化されているので１台のSVに２台設置
されるもの、LSWは二重化されている伝送路の
受信ラインL0，L1を切替える機能を有するライ
ンスイツチ、E.MEMは伝送路上を流れるフレー
ムを一定周期に調整するためのメモリ、Ｓ／
PREGは伝送路上のシリアルデータをパラレルデ
ータに変換するためのレジスタ、REG＃０〜２
はバツフアレジスタ、MPXは送信タイミングに
より、同期フラグ、ノードアドレス、ノードコマ
ンドを送出するためのマルチプレクサ、Ｐ／Ｓ
REGはパラレルデータを再びシリアルデータに
変換するためのレジスタ、SYNCは伝送路上のデ
ータとの同期を確立するためのレジスタ群、Ｒ―
TIMは受信データからのクロツク成分により、
SVの内部で必要なタイミングを作成する機能を
有する回路、Ｓ―TIMは伝送路に送出する必要
なタイミングを当回路の発振器より作成する機能
を有する回路、FHD SYNCはフレームヘツダの
同期パターン発生回路、FHD NADRはハイウ
エイ上に接続されているノードアドレスを管理す
る機能を有する回路、FED NCHDはハイウエイ
上のステーシヨンノードに発行するコマンドを制
御する回路、TABLはノードレスポンスによつ
て応答されたデータのテーブルを作成する回路で
ある。
次に第６図は、本発明による実施例のステーシ
ヨンノードのブロツク図である。第６図において
REPは伝送路上に流れるシリアルデータから、
データ成分、クロツク成分の抽出機能を有する中
継器であり、伝送路が二重化されているので１台
のステーシヨンノードに２台設置されるもの、
LSWは二重化されている伝送路の受信ラインL0，
L1を切替える機能を有するラインスイツチ、
Ｓ／Ｐ REGは伝送路上のシリアルデータをパ
ラレルデータに変換するためのレジスタ、REG
＃０〜２はバツフアレジスタ、MPXはタイミン
グによりデータの送出、コマンドレスポンスの送
出の切替えを行うマルチプレクサ、Ｐ／Ｓ
REGはパラレルデータを再びシリアルデータに
変換するためのレジスタ、ADR／COMPはステ
ーシヨンノードアドレス、チヤネルアドレスの設
定比較機能を有する回路、SYNCは伝送路上のデ
ータとの同期を確立するためのレジスタ群、
COMMON CONTはステーシヨンノードの共通
制御部でありチヤネル部のデータの送受信および
ノードレスポンス等の制御を行うもの、CH
CONTはCPU，Ｉ／Ｏ間のデータ送受の制御を
行うもの、Ｒ BUFFERは受信データのバツフ
アメモリであり、チヤネル制御によりCPU，
Ｉ／Ｏ側にデータを送出するもの、Ｓ
BUFFERは送信データのバツフアメモリであり、
一旦ここでパケツト化し伝送路に送出するもの、
TIMはステーシヨンノードは発振器を持つてい
ないために、受信したクロツク成分から必要なタ
イミング信号を作成する回路、ERR REGは各種
エラー情報収集のためのフリツプフロツプFFに
より構成され、共通制御及びタイミング部の指示
によりノードレスポンス部に応答する機能を有す
るものである。
ヨンノードのブロツク図である。第６図において
REPは伝送路上に流れるシリアルデータから、
データ成分、クロツク成分の抽出機能を有する中
継器であり、伝送路が二重化されているので１台
のステーシヨンノードに２台設置されるもの、
LSWは二重化されている伝送路の受信ラインL0，
L1を切替える機能を有するラインスイツチ、
Ｓ／Ｐ REGは伝送路上のシリアルデータをパ
ラレルデータに変換するためのレジスタ、REG
＃０〜２はバツフアレジスタ、MPXはタイミン
グによりデータの送出、コマンドレスポンスの送
出の切替えを行うマルチプレクサ、Ｐ／Ｓ
REGはパラレルデータを再びシリアルデータに
変換するためのレジスタ、ADR／COMPはステ
ーシヨンノードアドレス、チヤネルアドレスの設
定比較機能を有する回路、SYNCは伝送路上のデ
ータとの同期を確立するためのレジスタ群、
COMMON CONTはステーシヨンノードの共通
制御部でありチヤネル部のデータの送受信および
ノードレスポンス等の制御を行うもの、CH
CONTはCPU，Ｉ／Ｏ間のデータ送受の制御を
行うもの、Ｒ BUFFERは受信データのバツフ
アメモリであり、チヤネル制御によりCPU，
Ｉ／Ｏ側にデータを送出するもの、Ｓ
BUFFERは送信データのバツフアメモリであり、
一旦ここでパケツト化し伝送路に送出するもの、
TIMはステーシヨンノードは発振器を持つてい
ないために、受信したクロツク成分から必要なタ
イミング信号を作成する回路、ERR REGは各種
エラー情報収集のためのフリツプフロツプFFに
より構成され、共通制御及びタイミング部の指示
によりノードレスポンス部に応答する機能を有す
るものである。
次に第５図の回路の動作を説明する。
Ｓ―TIMは伝送路にフレームを送出するため
クロツク源を有し、フレームを送出するためのタ
イミングを作成する回路である。Ｓ―TIMから
のタイミング信号により、MPXを切替え、第２
図に示すフレームを送出する。MPXから送出さ
れたデータは８ビツト幅のパラレルデータであり
該データをシリアルデータに変換を行う。変換は
Ｐ／Ｓ REGで行なわれ中継器REPを介して伝
送路に送出される。
クロツク源を有し、フレームを送出するためのタ
イミングを作成する回路である。Ｓ―TIMから
のタイミング信号により、MPXを切替え、第２
図に示すフレームを送出する。MPXから送出さ
れたデータは８ビツト幅のパラレルデータであり
該データをシリアルデータに変換を行う。変換は
Ｐ／Ｓ REGで行なわれ中継器REPを介して伝
送路に送出される。
伝送路を一巡して戻つたデータは中継器REP
に入り、ここで、ビツトシリアルデータから、デ
ータ成分、クロツク成分の抽出を行う。クロツク
成分はＲ―TIM回路に入り、SV内部で受信動作
に必要なクロツク、タイミング信号を作成する。
データ成分はライン切替え回路LSWに入り、SV
において指定されたラインからのデータがＥ
MEMに入る。Ｅ MEMは伝送路を流れるフレ
ームを一定周期に調整するためのメモリである。
Ｅ MEMから読み出されたデータは同期フラグ
検出回路SYNCに入り、フレームヘツダ内の同期
フラグの検出を行う。同期の確立がなされている
時に、Ｒ―TIMからのタイミング信号は有効に
なる。
に入り、ここで、ビツトシリアルデータから、デ
ータ成分、クロツク成分の抽出を行う。クロツク
成分はＲ―TIM回路に入り、SV内部で受信動作
に必要なクロツク、タイミング信号を作成する。
データ成分はライン切替え回路LSWに入り、SV
において指定されたラインからのデータがＥ
MEMに入る。Ｅ MEMは伝送路を流れるフレ
ームを一定周期に調整するためのメモリである。
Ｅ MEMから読み出されたデータは同期フラグ
検出回路SYNCに入り、フレームヘツダ内の同期
フラグの検出を行う。同期の確立がなされている
時に、Ｒ―TIMからのタイミング信号は有効に
なる。
データは、シリアルデータからパラレルデータ
に変換のためのレジスタＳ／Ｐ REGに入りパ
ラレルデータに変換がなされる。パラレルデータ
はバツフアレジスタ、REG＃０〜２を経て、
MPXP／Ｓ REG，REPを介して伝送路に送出
される。
に変換のためのレジスタＳ／Ｐ REGに入りパ
ラレルデータに変換がなされる。パラレルデータ
はバツフアレジスタ、REG＃０〜２を経て、
MPXP／Ｓ REG，REPを介して伝送路に送出
される。
第１図のST2L0側にて同期はずれを検出したと
仮定して説明を続ける。ST2のL0側で検出した
時、ST2のL0側以降に接続されているステーシヨ
ンノード及びSVも同期はずれになる。つまり、
STo-1，STo，SVのL0側で同期はずれを検出す
る。SV内のSYNC回路にて同期はずれを検出す
ると、フレームヘツダ内のノードコマンドの
LSWのビツトを１にし、フレームを送出する。
フレームの送出は上記で述べた通りである。各ス
テーシヨンノードはLSWコマンドにより、伝送
路をL0からL1に切替える。
仮定して説明を続ける。ST2のL0側で検出した
時、ST2のL0側以降に接続されているステーシヨ
ンノード及びSVも同期はずれになる。つまり、
STo-1，STo，SVのL0側で同期はずれを検出す
る。SV内のSYNC回路にて同期はずれを検出す
ると、フレームヘツダ内のノードコマンドの
LSWのビツトを１にし、フレームを送出する。
フレームの送出は上記で述べた通りである。各ス
テーシヨンノードはLSWコマンドにより、伝送
路をL0からL1に切替える。
SVは現用系から予備系に切替え、伝送路の再
構成を行う。次に伝送路内に接続されているステ
ーシヨンノードに対し、同期はずれ検出の有無を
調べる。本チエツクは、フレームヘツダ内のアド
レス部にST0のアドレスを書込んでフレームを送
出する。一方ST0は同期はずれを検出していない
ため、フレームヘツダ部のレスポンス部のSYCK
を“０”で応答しSVに通知する。同様にST1に
対してもポーリングを行う。該ポーリングに対し
てもレスポンスは“０”である。次にST2に対し
て同様のポーリングを行うが、ST2では同期はず
れを検出しているため、レスポンスは“１”にな
る。同様にSTo-1，SToに対してもポーリングを
行う。SVは、TABL回路内に内蔵されているマ
イクロプロセツサの制御により、最初に、同期は
ずれを検出したステーシヨンノードのアドレスを
割り出す。
構成を行う。次に伝送路内に接続されているステ
ーシヨンノードに対し、同期はずれ検出の有無を
調べる。本チエツクは、フレームヘツダ内のアド
レス部にST0のアドレスを書込んでフレームを送
出する。一方ST0は同期はずれを検出していない
ため、フレームヘツダ部のレスポンス部のSYCK
を“０”で応答しSVに通知する。同様にST1に
対してもポーリングを行う。該ポーリングに対し
てもレスポンスは“０”である。次にST2に対し
て同様のポーリングを行うが、ST2では同期はず
れを検出しているため、レスポンスは“１”にな
る。同様にSTo-1，SToに対してもポーリングを
行う。SVは、TABL回路内に内蔵されているマ
イクロプロセツサの制御により、最初に、同期は
ずれを検出したステーシヨンノードのアドレスを
割り出す。
次に、第６図の回路の動作を説明する。
伝送路からのフレームは中継器REPに入りこ
こで、ビツトシリアルデータから、データ成分、
クロツク成分の抽出がなされる。クロツク成分は
タイミング作成回路TIMに入る。ステーシヨン
ノードは発振器を有しないため、REPにて抽出
されたクロツク成分を基にして本回路内でステー
シヨンノードが動作するのに必要なクロツク、タ
イミング信号を作成する。
こで、ビツトシリアルデータから、データ成分、
クロツク成分の抽出がなされる。クロツク成分は
タイミング作成回路TIMに入る。ステーシヨン
ノードは発振器を有しないため、REPにて抽出
されたクロツク成分を基にして本回路内でステー
シヨンノードが動作するのに必要なクロツク、タ
イミング信号を作成する。
データ成分はライン切替え回路LSWに入り、
SVにおいて指定されたラインからのデータを取
込む。同期フラグ検出回路SYNCはフレームヘツ
ダ内の同期フラグの検出を行う。同期の確立がな
されている時に、TIMからのタイミング信号は
有効になる。ライン切替え回路で選択されたデー
タはシリアルデータからパラレルデータに変換の
ためのレジスタＳ／Ｐ REGに入りパラレルデ
ータに変換がなされる。パラレルデータは、バツ
フアレジスタREG＃０〜２を経て、送出データ
切替えのためのマルチプレクサMPX、パラレル
データをシリアルデータに変換するためのＰ／Ｓ
REG中継器を経て伝送路に送出される。
SVにおいて指定されたラインからのデータを取
込む。同期フラグ検出回路SYNCはフレームヘツ
ダ内の同期フラグの検出を行う。同期の確立がな
されている時に、TIMからのタイミング信号は
有効になる。ライン切替え回路で選択されたデー
タはシリアルデータからパラレルデータに変換の
ためのレジスタＳ／Ｐ REGに入りパラレルデ
ータに変換がなされる。パラレルデータは、バツ
フアレジスタREG＃０〜２を経て、送出データ
切替えのためのマルチプレクサMPX、パラレル
データをシリアルデータに変換するためのＰ／Ｓ
REG中継器を経て伝送路に送出される。
Ｒ―BUFFER，Ｓ―BUFFER，CH CONT，
ADR／COMPはCPU又はｉ／Ｏ間のデータの授
受の時に用いる。フレーム内のデータエリアにア
ドレスが付加され、該アドレスとアドレス設定比
較回路ADR／COMP内に設定されたアドレスを
比較し、一致すると受信データを共通制御部
COMMON CONTの制御により受信バツフア回
路Ｒ BUFFER内にとり込む。受信バツフア内
のデータはチヤネル制御回路CH CONTの制御
により一定の手順に従い受信データをCPU又は
ｉ／Ｏへ送出する。CPU又はｉ／Ｏからのデー
タはチヤネル制御回路の制御により一定の伝送制
御手順により、送信バツフア回路Ｓ BUFFER
内に一度蓄えたのち、共通制御回路の制御によつ
てMPX，Ｐ／Ｓ REG，REPを経て伝送路上に
送出する。伝送路に送出されたデータは上記で述
べた方法により、別のステーシヨンノードで受信
される。
ADR／COMPはCPU又はｉ／Ｏ間のデータの授
受の時に用いる。フレーム内のデータエリアにア
ドレスが付加され、該アドレスとアドレス設定比
較回路ADR／COMP内に設定されたアドレスを
比較し、一致すると受信データを共通制御部
COMMON CONTの制御により受信バツフア回
路Ｒ BUFFER内にとり込む。受信バツフア内
のデータはチヤネル制御回路CH CONTの制御
により一定の手順に従い受信データをCPU又は
ｉ／Ｏへ送出する。CPU又はｉ／Ｏからのデー
タはチヤネル制御回路の制御により一定の伝送制
御手順により、送信バツフア回路Ｓ BUFFER
内に一度蓄えたのち、共通制御回路の制御によつ
てMPX，Ｐ／Ｓ REG，REPを経て伝送路上に
送出する。伝送路に送出されたデータは上記で述
べた方法により、別のステーシヨンノードで受信
される。
エラーレジスタERR REGは各種のエラー情報
を記憶しており、SVから指示されたとき、つま
りフレームヘツダ内のノードアドレス（NADR）
とアドレス設定回路内に設定したアドレスと一致
した時に共通制御回路の制御によりエラー情報を
MPX，Ｐ／Ｓ REG，REP、伝送路を介して、
ハイウエイ監視装置に通知する。
を記憶しており、SVから指示されたとき、つま
りフレームヘツダ内のノードアドレス（NADR）
とアドレス設定回路内に設定したアドレスと一致
した時に共通制御回路の制御によりエラー情報を
MPX，Ｐ／Ｓ REG，REP、伝送路を介して、
ハイウエイ監視装置に通知する。
上記したように、本発明は二重化されている伝
送路の片側に障害が発生しても、他の系を用いて
SVから伝送路上に接続されている全ノードに対
してポーリングをかけ、その応答により障害検出
ノードアドレスを知るようにしている。そのため
本発明によれば遠隔地で発生した障害であつて
も、センター等のSVの設置されている場所で障
害検出ノードを識別することができ、システムの
保守運用動作を容易にすることができる。
送路の片側に障害が発生しても、他の系を用いて
SVから伝送路上に接続されている全ノードに対
してポーリングをかけ、その応答により障害検出
ノードアドレスを知るようにしている。そのため
本発明によれば遠隔地で発生した障害であつて
も、センター等のSVの設置されている場所で障
害検出ノードを識別することができ、システムの
保守運用動作を容易にすることができる。
第１図は本発明による実施例のデータハイウエ
イシステムの構成図、第２図は伝送路上を流れる
データ形式フレームの構成、第３図はフレームヘ
ツダ部の詳細図、第４図はオペレーシヨンコード
部の詳細図、第５図は本発明による実施例のSV
のブロツク図、第６図は本発明による実施例のス
テーシヨンノードのブロツク図である。 第１図において、SVはハイウエイ監視装置、
STはステーシヨンノード、Ｌは伝送路、CPUは
処理装置、IOは入出力装置である。
イシステムの構成図、第２図は伝送路上を流れる
データ形式フレームの構成、第３図はフレームヘ
ツダ部の詳細図、第４図はオペレーシヨンコード
部の詳細図、第５図は本発明による実施例のSV
のブロツク図、第６図は本発明による実施例のス
テーシヨンノードのブロツク図である。 第１図において、SVはハイウエイ監視装置、
STはステーシヨンノード、Ｌは伝送路、CPUは
処理装置、IOは入出力装置である。
Claims (1)
- １ 二重化された環状の伝送路に１台のハイウエ
イ監視装置と複数台のステーシヨンノードを接続
し、前記各ステーシヨンノードは前記ハイウエイ
監視装置より送出されるデータ形式フレームより
クロツク信号を抽出し、該クロツク信号にもとづ
いてデータの送受信制御を行ない、任意の前記ス
テーシヨンノード間および前記ハイウエイ監視装
置と前記ステーシヨンノード間で通信を行なうデ
ータハイウエイシステムにおいて、上記伝送路も
しくはステーシヨンノードで同期はずれが発生し
た場合、予備系を使用して伝送路再構成を行なう
とともに、正常な片系による運用が可能になつた
とき、上記ハイウエイ監視装置から、上記正常な
伝送路上を流れるデータ形式フレーム内の特定の
領域を使用し上記伝送路上に接続されている上記
全ステーシヨンノードに対して順次個別にポーリ
ング動作を行ない、当該同期はずれの生じたこと
を記憶しているすべてのステーシヨンノードより
同期エラー情報を収集し、当該同期エラー情報を
送出したステーシヨンノードの番号の連続性およ
び同期はずれ時のデータ伝送方向にもとづいて同
期エラー発生部位を識別するようにしたことを特
徴とするデータハイウエイ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5388580A JPS56149850A (en) | 1980-04-23 | 1980-04-23 | Data highway system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5388580A JPS56149850A (en) | 1980-04-23 | 1980-04-23 | Data highway system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149850A JPS56149850A (en) | 1981-11-19 |
| JPS641987B2 true JPS641987B2 (ja) | 1989-01-13 |
Family
ID=12955184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5388580A Granted JPS56149850A (en) | 1980-04-23 | 1980-04-23 | Data highway system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149850A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107744A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | ル−プ伝送路の障害位置検出方式 |
| JPH0795747B2 (ja) * | 1983-05-31 | 1995-10-11 | 日本電気株式会社 | データ伝送装置 |
| JPH07107997B2 (ja) * | 1983-07-28 | 1995-11-15 | 株式会社東芝 | デ−タウェイ障害箇所検出方式 |
| JPH063931B2 (ja) * | 1984-03-01 | 1994-01-12 | 沖電気工業株式会社 | ル−プバス制御システムの障害処理方式 |
| JPH063930B2 (ja) * | 1984-03-01 | 1994-01-12 | 沖電気工業株式会社 | 遠隔システムの保守方式 |
| JPH02121542A (ja) * | 1988-10-31 | 1990-05-09 | Fujitsu Ltd | 回線障害切分方式 |
-
1980
- 1980-04-23 JP JP5388580A patent/JPS56149850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149850A (en) | 1981-11-19 |
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